有源元件及应用其的半导体元件的利记博彩app
【技术领域】
[0001] 本发明是有关于一种有源元件及应用其的一半导体元件，且特别是有关于一种自 隔离（self-isolated)的有源元件及一应用此有源元件的无浅沟道隔离的半导体元件。
【背景技术】
[0002] 在超大规模集成电路（Ve巧-large-scale integration, VLSI)技术中，通常使用 浅沟道隔离（shallow-trench isolation, STI)隔绝有源元件（例如互补式金属氧化物半 导体的晶体管）而定义出通道宽度。然而，相关研究者已经发现STI边缘会对应用元件造 成许多严重问题。
[0003] 图1绘示一种半导体元件的传统布局。半导体元件包括多个有源元件10彼此相距 地设置于一基板上，并皆位于具第一导电态的一第一阱12中，例如NM0S元件的P型阱中。 再者，一轻渗杂区域（li曲t doping region)具一第二导电态（例如N-)且位于P型阱中 并包围所有的有源元件10和P型阱接点（P-well contact)。相邻的有源元件10是WSTI 电性隔离。各有源元件10包括具第一导电态的一扩散区域DIF，一第一接触区域111 (例如 一漏极区域）与一第二接触区域113 (例如一源极区域）分别位于扩散区域DIF内，W及一 多晶娃栅极PG(其上具有一栅极接点115)形成在第一接触区域111和第二接触区域113 之间。对传统的半导体元件而言，存在于相邻有源元件10之间的STI会造成不希望出现的 STI 边缘效应（STI edge issues)。
[0004] 图2是绘示一传统半导体元件的多晶娃栅极及两侧的绝缘物的剖面示意图。一多 晶娃栅极PG是形成于一栅极氧化层G0X，通道135则位于多晶娃栅极PG下方和绝缘物STI 之间。图3A为一典型的低压（LV)NMOS晶体管的ID-VG特性曲线，其中栅极氧化层G0X厚 度为7Q：A，W/Lg = 0.6μm/0.4μm，且送些曲线在一漏极偏压（VD)0.1V下量测而得。图3B 为一典型的高压化V)NM〇S晶体管的Id-V。特性曲线，其中栅极氧化层G0X厚度为？70A，W/ Lg=10μm/1.6μm，且送些曲线在一漏极偏压（VD)0.1V下量测而得。请参照图l至图3B。 STI边缘通常是半导体元件的"弱点"（如图2中圈选处），会造成不正常的次临界漏电流 (subt虹eshold leakage current)和导致不希望出现的双峰（double hump)次临界ID-VG 特性曲线（如图3A和图3B中的曲线Process-1所示）。图3A和图3B中，曲线Process-1 代表具双峰漏电流的典型NM0S晶体管的Id-V。特性曲线，曲线Process-2代表具有改良STI 的典型NM0S晶体管的Id-V。特性曲线，曲线Process-3代表具有改良STI和STI边墙口袋 渗杂（sidewall STI pocket implant)的典型NM0S晶体管的Id-Vc特性曲线。
[0005] 一般而言，STI边缘通常会产生几种非理想状况，例如；（1)在STI边墙上产生测 偏离化oron segregation)而导致P型阱渗杂损失（p-well dosage loss) ;(2)STI引起的 应力变化（STI in化ced stress)会影响临界电压（Vt)的稳定度；W及（3) -些界面陷阱 (inter化ce trap)或错位会增加漏电流。送些状况会造成不理想的次临界特性和更高的漏 电流问题。虽然，目前经常是应用一 STI边墙口袋渗杂（sidewall STI pocket implant)于 结构的"弱点"处（如图2中圈选处），W在STI边墙处提高局部的阱渗杂并抑制双峰漏电流 (double-hump leakage)(曲线P;rocess-3)，结构仍有缺点，包括；（1)会降低高压NMOS的结 崩溃（junction breakdown)，因为结（轻渗杂NM)在STI边缘处会看到更多的P型阱渗杂， W及（2)当通道宽度尺寸缩小会产生严重的窄通道宽度效应（snarrow-wi化h effect)。因 此，STI边墙口袋渗杂仍然影响了通道渗杂和临界电压的控制。
[0006] 再者，由于有源元件10的传统构型，如图1所示，其交叠的多晶娃栅极PG和扩散 区域DIF之间的延伸方式，使相邻有源元件10的间距会受到限制，特别是有源元件10在图 1中X-方向上的排列。因此，由于必须考虑到扩散区域DIF的设计原则，送会对于传统构型 有源元件的一密集间距布局的设计原则（ti曲t-pitch layout design rule)产生限制。
【发明内容】
[0007] 本发明是有关于一种有源元件及应用其的一半导体元件。实施例的有源元件是利 用一导电护栏结构而自隔离，而包括无浅沟道隔离（STI-化ee)有源元件的实施例的半导 体元件，可成功地解决传统半导体元件遭遇到的STI边缘效应（STI edge issues)问题。
[0008] 根据一实施例，是提出一种半导体元件，包括一基板、一第一阱具有一第一导电态 并自基板的表面向下延伸、渗杂第一导电态的不纯物的一扩散区域（difTusion region)并 自第一阱的表面向下延伸、W及多个有源元件形成于扩散区域内。其中，送些有源元件彼此 相距地设置，并通过扩散区域而彼此电性绝缘。
[0009] 根据实施例，是提出一种有源元件，形成于一基板处的具有一第一导电态的一扩 散区域内。有源元件包括一导电护栏结构（conductive guarding strucUire)、一第一接 触区域（first contact region)和一第二接触区域（second contact region)。导电护栏 结构包括一中间部（middle portion)、一第一护部（first guarding podion)和第二护部 (second guarding portion)。第一护部连接中间部的一侧W定义位于扩散区域的一第一 区域，其中第一区域是由第一护部和中间部围绕而成。一第二护部与第一护部相对并连接 中间部的另一侧W定义位于扩散区域的一第二区域，其中第二区域是由第二护部和中间部 围绕而成。第一接触区域具有一第二导电态并形成于导电护栏结构的第一区域内，且第一 接触区域是与第一护部和该中间部相距。第二接触区域具有第二导电态并形成于导电护栏 结构的第二区域内，且第二接触区域是与第二护部和中间部相距。
[0010] 为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图 式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。
【附图说明】
[0011] 图1绘示一种半导体元件的传统布局。
[0012] 图2是绘示一传统半导体元件的多晶娃栅极及两侧的绝缘物的剖面示意图。
[0013] 图3A为一典型的低压（LV)NMOS晶体管的Id-V。特性曲线，其中栅极氧化层G0X厚 度为70A，W/Lg = 0.6μm/0.4μm，且送些曲线在一漏极偏压（VD)0.1V下量测而得。
[0014] 图3B为一典型的高压化V)NM0S晶体管的Id-V。特性曲线，其中栅极氧化层G0X厚 度为巧()為，W/Lg=10μm/1.6μm，且送些曲线在一漏极偏压（VD)0.1V下量测而得。
[0015] 图4为本发明实施例的一半导体元件的布局。
[0016] 图5A为本发明实施例的一半导体元件的一有源元件的示意图。
[0017] 图5B为图5A中有源元件的一导电护栏结构的爆炸图。
[0018] 图6是绘示图4的半导体元件中两个相邻有源元件的示意图。
[0019] 图7绘示本发明实施例的图4中的两个相邻有源元件，W及在有源元件的源极和 漏极之间漏极电流的示意图。
[0020] 图8是清楚显示没有双峰漏电流产生，且实验数值是与理论模型的仿真曲线理想 重合。
[0021] 图9为具有巧制位线元件度L Clamp Devices)的NAND闪存的页面缓冲电路设计。
[0022] 图10是绘示一实施例中一高压半导体元件的布局。
[0023] 图11是绘示本发明一实施例的其中一种可应用的包括多个有源元件的CMOS的布 局。
[0024] 图12A-图12D分别绘示根据TCAD模拟实验的一实施例的无 STI晶体管的立体图、 及沿YZ-平面、XZ-平面和XY-平面的剖面图。
[002引图13A绘示TCAD模拟实验中实施例的无 STI晶体管的Id-V。特性曲线，其中是施 加电压Vgl和Vg2于实施例的无 STI晶体管"Gate 1"和"Gate2"元件。
[0026] 图 13B 是 "Gate 1"和 "Gate 2"元件中施加 Vgl = 0. 5V、Vg2 = 3. 8V 和 Vds = 0.1 V的电流密度仿真示意图。
[0027] 图14A绘示TCAD模拟实验中实施例的无 STI晶体管的Id-V。特性曲线，其中是变 化不同宽度W2为0. 1 μ m、0. 15 μ m和0. 2 μ m。
[002引图14B绘示TCAD模拟实验中实施例的无 STI晶体管的Id-V。特性曲线，其中是变 化不同通道长度Lg为0. 25 μ m、0. 3 μ m和0. 4 μ m。
[0029] 图15Α为TCAD模拟实验中，一实施例的无 STI晶体管沿着ΧΥ-平面的剖面图。
[0030] 图15Β-图1抓绘示TCAD模拟实验中实施例的无 STI晶体管的Id-V。特性曲线，其 中图 15B 的 Vg2 = 0V 和 Vdl = 0.1 V，图 15C 的 Vg2 = 0V 和 Vdl = 3. 8V，图 15D 的 Vg2 = 3. 8V 和 Vdl = 0.1 V，W及图 15E 的 Vg2 = 3. 8V 和 Vdl = 3. 8V。
[0031] 图16绘示TC