之间最短路径流动的电流（即垂直线段），和流动路径 较最短路径更长的侧边电流（sidewall current,即两侧的曲线）。因此，实施例中有源元件 20的一有效通道宽度W'是大约等于宽度W和两倍宽度W2的总和（记为W+2XW2)。侧边电 流有较长的有效通道长度，即大于Lg，而没有双峰漏电流的问题产生。一实施例中，当扩散 区域DIF包括高浓度的第一导电态渗杂物例如P+，在轻渗杂区域22外侧则形成P+包围栅 极而达到场绝缘（field isolation)。根据实施例，两相邻晶体管的寄生漏电流（parasitic leakage)可有效地被扩散区域DIF所抑制，而此抑制可因两有源元件（如NM0巧之间的空 间（S1/S2)具有足够浓度的P型渗杂（P+)而达成。图8为本发明实施例的一 M0SFET晶体 管布局的特性曲线。图8是清楚显示没有双峰漏电流产生，且实验数值是与理论模型 的仿真曲线理想重合。再者，当Vg低于0. 7V时仅观察到极低的漏电流值。
[0076] 根据上述，应用有实施例的有源元件的半导体元件是具有几个特性，例如；（1)没 有分隔的扩散区域DIF(无 STI存在于元件的有源区）；（2)使用导电护栏结构（如多晶娃栅 极）201本身来定义通道长度和通道宽度；（3)轻渗杂区域22 (如N-)和渗杂区域22 (如N+) (即第一接触区域211、第二接触区域213和栅极接触区域215)是在各栅极区域里隔绝；W 及（4)在导电护栏结构201之间的隔离距离可用P+不纯物而达到良好的场绝缘。相较于 如图1所示的半导体元件的传统布局，实施例的半导体元件布局（如图4所示）具有许多 优点。例如，相邻的有源元件20之间的空间（S1/S2)由于没有浅沟道隔离（STI)存在，因 此实施例的设计可使半导体元件完全免除于任何STI边缘效应（例如双峰次临界漏电流、 崩溃电压下降、不同STI布局的差异等等）。再者，由于实施例的有源元件20特殊的构型， 没有如传统的扩散区域DIF和多晶娃栅极之间交叠和延伸方式的存在，因此有源元件20之 间的距离得W再缩减。
[0077] 实施例的有源元件可应用于高压（HV)半导体元件或低压（LV)半导体元件。W下 是说明一高压半导体元件或一低压半导体元件之中可实行的其中一种设计规则。但，W下 提出的相关参数数值是仅为例示之用，并非用W限制本发明欲保护的范围。
[0078] 请参照图4,可代表一实施例中一低压半导体元件的布局。对于在3V下操作的一 NAND闪存的元件来说，最大偏压需约在3. 8V左右。W下是提出在3V下操作的一低压半导 体元件的一组相关参数作说明。一实施例中，对在3V下操作的低压半导体元件，其通道长 度Lg可约0. 3 μ m至约0. 4 μ m W支撑最大偏压3. 8V。第一区域201a和第二区域20化的 最小宽度W约0. 2 μ m，第一接触区域211和第二接触区域213的其中之一（即每一漏极/ 源极）具有约0. 1 μ mXO. 1 μ m的面积。第一护部2011和第二护部2012的最小宽度W2约 0. 1 μ m至约0. 15 μ m。相邻有源元件20的空间（假设S1 = S2 =巧例如是约0. 18 μ m至 约0.28μm的距离。再者，有源元件20之间距（pitch)DP约0.68μm。由于实施例的有源元 件间距DP达到约0.68 μ m，因此符合NAND闪存的页面缓冲电路设计（page buffer circuit design)。
[0079] 图9为具有巧制位线元件度L Clamp Devices)的NAND闪存的页面缓冲电路设计。 在NAND闪存页面缓冲设计中，BLC、BLK和化C_I元件（及Η个圈选区域的元件）是很重要 的。送些元件需要有紧的临界电压（Vt)分布W在感测时可精确地控制位线偏压。再者，由 于许多页面缓冲电路存在，因此需要一个可紧密配置元件的布局规则存在。而实施例的元 件特别符合此目的，其至少具有W下优点：包括（1)由于无须考虑扩散区域规则，因此实施 例的布局比传统布局可达到更紧密的配置间距；和似紧临界电压（Vt)分布和没有STI边 缘所引起的问题和变异。
[0080] 图10是绘示一实施例中一高压半导体元件的布局。请参照上述关于实施例的有 源元件的相关部件内容说明。且图10与图4中相同的元件是沿用相同标号W清楚呈现实施 例。其细节（例如在多晶娃栅极内的轻渗杂区域22 (N-)、在第一区域201a/第二区域20化 内的第一接触区域211/第二接触区域213)已经记述如前，在此不再赏述。低压和高压半导 体元件的设计主要的不同在于，高压半导体元件中第一接触区域211及第二接触区域213 分别到第一护部2011及第二护部2012的距离必须增加，W支撑高压操作。由于接触区域 (211/213/215)的N+是在接触刻蚀后进行，重渗杂接触区域（211/213/215)会被限制在小 面积的接触区域。
[0081] W下是说明在30V下操作的一 NAND闪存的高压元件的其中一种设计规则。但，W 下提出的相关参数数值是仅为例示之用，并非限制保护范围之用。如图10所示，一实施例 的一高压半导体元件中，其通道长度Lg可约1. 2 μ m至约2 μ m W支撑最大操作电压30V。一 实施例中，从接触区域（即N+，第一接触区域211及第二接触区域213)到多晶娃栅极（即 第一护部2011及第二护部2012)的最小距离是记为dDffwt，其距离drffset是约0. 5 μ m至约 1 U m W提供足够的N+漏极偏移（N+化ain offset)，因而降低GIDL(gate induced化ain leakage)引起的崩溃。一实施例中，距离doff set是约0. 8 μ m。再者，一实施例中，第一接触 区域211和/或第二接触区域213其中之一（即每一漏极/源极）具有约0. 1 μ mX 0. 1 μ m 的面积。一实施例中，第一护部2011和第二护部2012的最小宽度W2约0.2 μ m。因此，对 一实施例的高压半导体元件而言，距离defect (约0. 5 μ m至1 μ m)与宽度W2 (约0. 2 μ m)的 关系可表示为2. 5XW2《cUwt《5XW2。一实施例中，最小通道宽度W'约2. lum。再者， 相邻有源元件20的空间（具有P型渗杂达到场绝缘）（假设S1 = S2 =巧是具有最小距 离约1 μ m。
[008引虽然上述实施例中是W第一阱具有P型导电态和轻渗杂区域22具有N-导电态， 但本发明并不W此为限。对一 PM0S工艺，亦可应用本发明，只要反转阱和结的渗杂导电态 即可。例如NM0S元件的P型阱和N型轻渗杂区域22,在PM0S元件时取代为N型阱和P型 轻渗杂区域。因此，一 CMOS中可包括共享一 P型阱的多个NM0S元件，和共享一 N型阱的多 个PM0S元件。图11是绘示本发明一实施例的其中一种可应用的包括多个有源元件的CMOS 的布局。对大型元件的一 CMOS布局设计，可将共享一 P型阱的多个NM0S元件和共享一 N 型阱的多个PM0S元件分隔开来，如图11所示。
[0083] 再者，实施例的有源元件亦可容易地形成于薄主体的绝缘体上娃（SOI， silicon-on-insulation)晶圆上。
[0084] 扩散区域隔离值IF isolation)可W在多晶娃刻蚀（自对准刻蚀）W形成导 电护栏结构201时制作，因此，空间（S1/S2)可W进一步缩小。由于没有阱分离（well isolation)的考虑，有可能可W在邻近区域设计N/P M0SFETW使布局优化。再者，由于缺 少体接触化ody contact)-而属浮动基体（floating-body)MOS阳T。
[0085] <相关实验、模拟和结果〉
[0086] 许多相关实验和仿真（例如计算机辅助设计与仿真软件Technology Computer Aided Design，"TCAD")是用来观察实施例布局设计的结果，W下是提出其中几种证明实施 例的布局设计具有优异效果（例如有源元件之间具有良好的场绝缘，无 STI晶体管的极微 量的漏极电流等）。图12A-图12D分别绘示根据TCAD模拟实验的一实施例的无 STI晶体管 的立体图、及沿YZ-平面、XZ-平面和XY-平面的剖面图。请同时参照图4和前述相关参数 的内容说明。在TCAD模拟实验中，W"Gate 1"和"Gate 2"代表两相邻有源元件，且相关参 数包括；G0X (栅极氧化物）=7皿，SPR = 60皿，Lg (通道长度）=0. 4 μ m，W1 = 0. 2 μ m，W2 =0. lum，扩散接点（即N+，第一接触区域211和第二接触区域213) =0. ΙμL?ΧΟ. ΙμL?,Ρ 型阱到有源区域（ΑΑ)的距离=0. 5 μ m，重渗杂浓度（皿D) = 1 X 102°cm 3,轻渗杂浓度（L孤） =5Xl〇iScm3, N+栅极渗杂浓度=lXl〇2°cm3, P型阱渗杂浓度=6X10"cm3, W及有源元 件的间距（pitch) DP = 0. 68 μ m。
[0087] 图13A绘示TCAD模拟实验中实施例的无 STI晶体管的Id-V。特性曲线。其中，是 施加电压Vgl和Vg2于实施例的无 STI晶体管"Gate 1"和"Gate2"元件。图13A中，两 TId-Vc特性曲线是分别由施加0V的Vgl和3. 8V的Vg2的电压而得。根据图13A的结果，变 化施加于标示"Gate 2"的元件的偏压并不会改变标示"Gate 1"的元件的Id-V。特性曲线， 因此可证明实施例提供了良好的场绝缘。图13B是"Gate 1"和"Gate 2"元件中施加 Vgl =0. 5V、Vg2 = 3. 8V和Vds = 0.1 V的电流密度仿真示意图。从图13B的电流密度仿真可 知，漏极电流大部分是沿最短距离的路径流动，因此也可W将有效通道宽度视为等于W1。
[008引图14A绘示TCAD模拟实验中实施例的无 STI晶体管的Id-V。特性曲线，其中是变化 不同宽度W2为0. ΙμπκΟ. 15um和0.2um。图14A中，无 STI晶体