CK2和第四时钟信号 CK2N;第一偏置信号VP，第二偏置信号VREF; 第一 NMOS管（101)的源级连接第一偏置信号VP，第一 NMOS管（101)的栅级连接第一时钟 信号CK1，第一 NMOS管（101)的漏级连接第二NMOS管（102)的源级，第一 NMOS管（101)的漏级 和第二NMOS管（102)的源级同时连接第一电荷存储电容（111)的上极板，第一电荷存储电容 (111)的下极板连接电源VDD;第二NMOS管（102)的栅级连接第三时钟信号CK1N，第二NMOS管 (102)的漏级和第三电荷存储电容（113)的下极板同时连接输出端VP0UT，第一等效寄生电 容（131)的上级板连接输出端VP0UT，第一等效寄生电容（131)的下级板接地GND;第三电荷 存储电容（113)的上极板连接第三PM0S管（123)的漏级和第四匪0S管（104)的漏级；第三 PM0S管（123)的源级连接电源VDD，第三PM0S管（123)的栅级、第四匪0S管（104)的栅端、第二 PM0S管（122)的栅级连接同时连接时钟输入信号CK2N;第二PM0S管（122)的源级连接第二偏 置信号VREF，第二PM0S管（122)的漏级与第一 PM0S管（121)的漏级共同连接第二电荷存储电 容（112)的上级板;第一 PM0S管（121)的源级连接电源VDD，第一PM0S管（121)的栅级和第三 匪0S管（103)的栅端共同连接第二时钟信号CK2;第三匪0S管（103)的漏端和第四匪0S管 (104)的源端共同连接第二电荷存储电容(112)的下级板； 第一时钟信号CK1和第二时钟信号CK2为高电平，第三时钟信号CK1N和第四时钟信号 CK2N为低电平，即采样相时：第一NMOS管（101)、第三NMOS管（103)、第二PM0S管（122)、第三 PM0S管（123)导通，第二匪0S管（102)、第一 PM0S管（121)、第四NMOS管（104)关断;第一偏置 信号VP对第一电荷存储电容（111)充电，第二偏置信号VREF对第二电荷存储电容（112)的上 极板充电，第二电荷存储电容（112)的下极板下拉接地;第三电荷存储电容（113)的上极板 上拉至电源VDD，下极板接输出端VP0UT;第一等效寄生电容（131)下极板接地，上级板接输 出端VP0UT，输出端VP0UT输出电压VP0UTA; 第一时钟信号CK1和第二时钟信号CK2为低电平，第三时钟信号CK1N和第四时钟信号 CK2N为高电平，即保持相时:第二NMOS管（102)、第一 PM0S管（121)、第四匪0S管（104)导通， 第一NMOS管（101)、第三匪0S管（103)、第二PM0S管（122)、第三PM0S管（123)关断，第一电荷 存储电容（111)上级板积累的电荷共享到第三电荷存储电容（113)的下极板和第一等效寄 生电容（131)上极板上，输出电压VP0UTB。第二电荷存储电容（112)的上极板电压从第二偏 置信号VREF跳接电源VDD，第二电荷存储电容（112)下极板电荷与第三电荷存储电容（113) 上极板电荷共享； 第一电荷存储电容（111)吸收由第一 NMOS管（101)和第二NMOS管（102)关断时注入的电 荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效应;同时，对寄生电容进行分压， 准确的输出两组所需的偏置电压VP0UTA和VP0UTB。2. -种可降低运算放大器功耗的开关电容偏置电路，其特征在于包括:N型电流源管偏 置单元SCN;所述N型电流源管偏置单元SCN包括第一匪0S管（201)，第二NMOS管（202)，第三 NMOS管（203)，第一PM0S管（221)，第二PM0S管（222)，第一电荷存储电容（211)，第二电荷存 储电容(212)，第三电荷存储电容(213)，第一等效寄生电容(231)，第一时钟信号CK1和第三 时钟信号CK1N、第二时钟信号CK2和第四时钟信号CK2N;第一偏置信号VN，第二偏置信号 VREF； SCN单元中第一 NMOS管（201)的源级连接第一偏置信号VN，第一匪0S管（201)的栅级连 接第一时钟信号CK1，第一 NMOS管(201)的漏级连接第二NMOS管(202)的源级，同时连接第一 电荷存储电容（211)的上极板，第一电荷存储电容（211)的下极板接地GND。第二匪OS管 (202) 的栅级连接第三时钟信号CK1N，第二NMOS管（202)的漏级和第三电荷存储电容（213) 的上极板同时连接输出端VN0UT，第一等效寄生电容(231)的上级板连接输出端VN0UT，第一 等效寄生电容（231)的下级板接地GND;第三电荷存储电容（213)的下极板同时连接第二 PM0S管（222)的漏级和第三匪0S管（203)的漏级。第二PM0S管（222)的栅级、第三匪0S管 (203) 的栅端同时连接第二时钟信号CK2;第一 PM0S管(221)的源级连接第二偏置信号VREF， 第一 PM0S管(221)的栅级连接输入第四时钟信号CK2N，第一 PM0S管(221)的漏级和第二PM0S 管（222)的源级共同连接第二电荷存储电容(212)的上级板，第二电荷存储电容(212)的下 级板接地GND，默认所有的PM0S管衬底接VDD，所有的NMOS管衬底接地GND; 第一时钟信号CK1和第二时钟信号CK2为高电平，第三时钟信号CK1N和第四时钟信号 CK2N为低电平，即采样相时:第一匪0S管(201)、第三NMOS管(203)和第一PM0S管(221)导通， 第二NMOS管(202)、和第二PM0S管(222)关断。第一偏置信号VN对第一电荷存储电容(211)充 电，第二偏置信号VREF对第二电荷存储电容(212)的上极板充电，第二电荷存储电容(212) 的下极板接地。第三电荷存储电容(213)的下极板下拉至地，上极板接输出端VN0UT;第一等 效寄生电容(231)下极板接地，上级板接输出端VN0UT，输出端VN0UT输出电压VN0UTA; 第一时钟信号CK1和第二时钟信号CK2为低电平，第三时钟信号CK1N和第四时钟信号 CK2N为高电平，即保持相时:第二NMOS管(202)、第二PM0S管（222)导通，第一 NMOS管（201)、 第三NMOS管（203)和第一 PM0S管（221)关断；第二电荷存储电容（212)上极板电荷与第三电 荷存储电容(213)下极板电荷共享，第一电荷存储电容(211)上级板积累的电荷共享到第三 电荷存储电容(213)的上极板和第一等效寄生电容(231)上极板上，输出端VN0UT输出电压 VN0UTB； 第一电荷存储电容(211)吸收由第一 NMOS管(201)和第二NMOS管(202)关断时注入的电 荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效应；同时，对输出端寄生电容进 行分压，准确输出两组所需的偏置电压VN0UTA和VN0UTB。3. 根据权利要求1或2所述的一种可降低运算放大器功耗的开关电容偏置电路，其特征 在于:所述P型电流源管偏置单元SCP和N型电流源管偏置单元SCN输出电压为动态偏置电 压，可在时钟周期不同相位输出两组偏置电压。4. 根据权利要求1或2所述的一种可降低运算放大器功耗的开关电容偏置电路，其特征 在于:所述P型电流源管偏置单元SCP和N型电流源管偏置单元SCN输出的动态偏置电压，输 出结果仅与内部电容比例有关，与M0S管的导通电阻无关。5. 根据权利要求1或2所述的一种可降低运算放大器功耗的开关电容偏置电路，其特征 在于:所述P型电流源管偏置单元SCP和N型电流源管偏置单元SCN在时钟周期不同相位输出 两组的偏置电压可应用在钟控型运算放大器电路中，作为尾电流源管的偏置开关电路，用 于调节尾电流源管中电流的大小，从而降低运算放大器的动态功耗。6. 根据权利要求1或2所述的一种可降低运算放大器功耗的开关电容偏置电路，其特征 在于:所述第一等效寄生电容为寄生在P型电流源管偏置单元SCP或N型电流源管偏置单元 SCN输出节点处的寄生电容，以及开关型运算放大器电路尾电流源管的栅端和源端寄生电 容之和，第一等效寄生电容的值为运算放大器电路尾电流源管的栅端和源端寄生电容值的 1/2~5/6 〇7. 根据权利要求1或2所述的一种可降低运算放大器功耗的开关电容偏置电路，其特征 在于:所述的第二电荷存储电容与第三电荷存储电容之比为7~10,第二电荷存储电容与第 一电荷存储电容之比为28~32,第一电荷存储电容通常设置为同该节点的开关管寄生电容 相同数量级大小的值。8. 根据权利要求1或2所述的一种可降低运算放大器功耗的开关电容偏置电路，其特征 在于:所述的第一时钟信号CK1和第三时钟信号CK1N为两反相不交叠的时钟，第二时钟信号 CK2和第四时钟信号CK2N是两反相不交叠时钟，第二时钟信号CK2与第一时钟信号CK1同相， 脉宽略大于第一时钟信号CK1;反之，第四时钟信号CK2N与第一时钟信号CK1N同相，脉宽略 大于第三时钟信号CK1N。
【专利摘要】一种可降低运算放大器功耗的开关电容偏置电路，包括P型电流源管偏置单元SCP和N型电流源管偏置单元SCN，该偏置电路利用电容分压，快速传递输入信号；受时钟馈通效应干扰小；可产生不同偏置电压，无需复杂的前端偏置产生电路，节约芯片面积；无直流电流通路，不增加额外功耗。可广泛地适用于任何工作在一定开关频率下的运算放大电路中，帮助运算放大器实现较低的功耗开销和较快速的信号建立。
【IPC分类】H03F3/45
【公开号】CN105656439
【申请号】
【发明人】李雪, 赵元富, 文治平, 王宗民, 周亮, 冯文晓, 张硕
【申请人】北京时代民芯科技有限公司, 北京微电子技术研究所
【公开日】2016年6月8日
【申请日】2015年12月30日