[0047]
[0048] 由上式可知，SCP单元在采样相输出端VP0UT输出电压VP0UTA仅由第二电荷存储电 容112、第Ξ电荷存储电容113、第一等效寄生电容131，W及第一偏置信号VP和第二偏置信 号VREF组成；第一电荷存储电容111不参与到输出信号的产生，它吸收由第一醒0S管101和 第二醒0S管102关断时注入的电荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效 应。同时，利用电荷共享作用对寄生电容进行分压，通过调控第二电荷存储电容112、第Ξ电 荷存储电容113W及第二偏置信号VREF，即可准确输出两组可控的偏置电压VP0UTA和 VP0UTB。通常，第一等效寄生电容131的为运算放大器尾电流管的的栅端和源端寄生电容值 的l/^2~5/6。
[0049] 如图4所示，N型电流源管偏置单元SCN包括第一醒0S管201，第二醒0S管202,第Ξ 醒0S管203,第一 PM0S管221，第二PM0S管222,第一电荷存储电容211，第二电荷存储电容 212,第Ξ电荷存储电容213,第一等效寄生电容231，第一时钟信号CK1和第Ξ时钟信号 CK1N、第二时钟信号CK2和第四时钟信号CK2N;第一偏置信号VN，第二偏置信号VREF;
[0050] SCN单元中第一醒0S管201的源级连接第一偏置信号VN，第一醒0S管201的栅级连 接第一时钟信号CK1，第一 NM0S管201的漏级连接第二NM0S管202的源级，同时连接第一电荷 存储电容211的上极板，第一电荷存储电容211的下极板接地GND。第二NM0S管202的栅级连 接第Ξ时钟信号CK1N，第二NM0S管202的漏级和第Ξ电荷存储电容213的上极板同时连接输 出端VN0UT，第一等效寄生电容231的上级板连接输出端VN0UT，第一等效寄生电容231的下 级板接地GND;第Ξ电荷存储电容213的下极板同时连接第二PM0S管222的漏级和第SNM0S 管203的漏级。第二PM0S管222的栅级、第SNM0S管203的栅端同时连接第二时钟信号CK2。第 一 PM0S管221的源级连接第二偏置信号VREF，第一 PM0S管221的栅级连接输入第四时钟信号 CK2N，第一 PM0S管221的漏级和第二PM0S管222的源级共同连接第二电荷存储电容212的上 级板，第二电荷存储电容212的下级板接地GND。默认所有的PM0S管衬底接VDD，所有的醒0S 管衬底接地GND。
[0051 ]第一时钟信号CK1和第二时钟信号CK2为高电平，第Ξ时钟信号CK1N和第四时钟信 号CK2N为低电平，即采样相时:第一 NM0S管201、第Ξ醒0S管203和第一 PM0S管221导通，第二 醒0S管202、和第二PM0S管222关断。第一偏置信号VN对第一电荷存储电容211充电，第二偏 置信号VREF对第二电荷存储电容212的上极板充电，第二电荷存储电容212的下极板接地。 第Ξ电荷存储电容213的下极板下拉至地，上极板接输出端VN0UT;第一等效寄生电容231下 极板接地，上级板接输出端VN0UT，输出端VN0UT输出电压VN0UTA。
[0052]第一时钟信号CK1和第二时钟信号CK2为低电平，第Ξ时钟信号CK1N和第四时钟信 号CK2N为高电平，即保持相时：第二醒OS管202、第二PMOS管222导通，第一醒OS管201、第Ξ 醒OS管203和第一 PM0S管221关断；第二电荷存储电容212上极板电荷与第Ξ电荷存储电容 213下极板电荷共享，第一电荷存储电容211上级板积累的电荷共享到第Ξ电荷存储电容 213的上极板和第一等效寄生电容231上极板上，输出端VN0UT输出电压VN0UTB。
[0化3] 第一电荷存储电容211吸收由第一醒0S管201和第二匪0S管202关断时注入的电 荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效应。同时，对输出端寄生电容进 行分压，准确输出两组所需的偏置电压VN0UTA和VN0UTB。
[0054] 其SPN是SCP单元的对偶结构，其具体工作原理同SCP单元一致。
[0055] 结合实例说明，将P型电流源管偏置单元SCP和N型电流源管偏置单元SCN应用在运 算放大电路中。
[0化6] 如图6所示实例：
[0化7] -、SCP和SCN在运算放大器中的接入位置
[00曰引为降低如图1中所示的典型折叠共源共栅运算放大器电路功耗，将本发明的P型电 流源管偏置单元SCPUSCP2和N型电流源管偏置单元SCN分别接在如图1所示的尾电流源管 PM0S 管 62UPM0S 管 623 和 PM0S 管 624、NM0S 管 603 和 NM0S 管 604处。
[0059] P型电流源管偏置单元SCP1和SCP2电路原理图同如图3所示的单元SCP，两者区别 在于，偏置单元SCP1中输入端VP接输入信号VP1，输出信号VP0UT1，输出信号VP0UT1接尾电 流管PM0S621的栅端，第一等效寄生电容131为尾电流管PM0S621栅端节点处等效寄生电容； 偏置单元SCP2中输入端VP接输入信号VP2,输出信号VP0UT2,输出信号VP0UT2接尾电流管 PM0S623和PM0S624的栅端，第一等效寄生电容131为尾电流管PM0S623和PM0S624的栅端节 点处等效寄生电容；由于P型电流源管偏置单元SCP1和SCP2电路所接负载尾电流源管不同， 因此内部电荷存储电容大小尺寸不同。
[0060] N型电流源管偏置单元SCN的输入端VN接入输入信号VN2,输出信号VN0UT，输出信 号VN0UT接尾电流管醒0S603和NM0S604的栅端，第一等效寄生电容231为尾电流管醒0S603 和NM0S604栅端节点处等效寄生电容。
[0061] 二、产生两组输出偏置信号，辅助运算放大器降低功耗
[0062] 保持相时，CK1和CK2为低电平，CK1N和CK2N为高电平;SCP1为尾电流管PM0S621的 栅极提供电压VP1，PM0S管621进入饱和区，尾电流管中漏电流最大；SCP2为尾电流管 PM0S623和PM0S624的栅极提供电压VP3，PM0S管623和624进入饱和区，尾电流管中漏电流最 大；SCN为尾电流管NM0S603和604的栅极提供电压VN，NM0S管603和604进入饱和区，尾电流 管中漏电流最大，此时运算放大器正常工作。
[0063] 采样相时，CK1和CK2为高电平，CK1N和CK2N为低电平，运算放大器不工作。此时， SCP1迅速将尾电流管PM0S621的栅极拉高至VP0UT1，PM0S管621从饱和区进入到亚阔值区， 尾电流管保留部分漏电流;SCP2迅速将尾电流管PM0S623和PM0S624的栅极拉高至VP0UT2， PM0S管623和624从饱和区进入到亚阔值区，尾电流管保留部分漏电流;SCN迅速将尾电流管 NM0S603和604的栅极拉低至VN0UT，NM0S管603和604从饱和区进入到亚阔值区，尾电流管保 留部分漏电流。
[0064] 在采样相周期，运算放大器电路电流降为亚阔值区最小电流。因此，运算放大器的 平均功耗降减至原功耗的一半。同时，在采样周期保留部分亚阔值区电流，方便电路启动， 大大减小了运算放大器功耗的同时，加快了运算放大器输出信号建立速度。
[0065] ^、^5〔？1为例设计(：1，〔2，〔3。
[0066] 设计SCP中的电容值需结合实际电路考虑，首先需要考虑尾电流源管的宽长比。通 常，在模数转换器中，对前端采样保持电路中的运算放大器要求最高，因此采样保持电路中 的运放电流最大，功耗最大，可调节其尾管电流；
[0067] 实例中^0.18工艺为例，0? = 9.3巧/1112，虹=叫&?-86.加4/^2，乂化^ = 〇.43￥。对 O.lSum工艺而言，通常晶体管的饱和压降为500mV。设计一款运放，要求输入尾电流源电流 约为89mA，根据1 = 1/化pC〇x(W/L)i*V〇d2,可推出（621)的宽长比为10um/180nm*160,此时可 得出SCP1 输出端处的寄生电容CPARI - 2/3*(W/L)62i*C〇x = 3.0pF，Ci = 0.15pF，C2 = 32Ci = 4.8pF，C3 = 4Ci = 0.6pF，Cpari = 20Ci，Vref=1.5V，Vpi = 1.2V 带入式 5,可得
[006引 Vpouta- 19.2*36/(20*(19.2+36)+19.2*36)*1.5+1.2 - 1.44V
[0069] 目P，SCP1从工作状态到非工作转态，输出VPGUTI从1.2V可快速跳变到1.42V，保持相 周期时，1.44V的偏置电压使得尾电流管PM0S 621进入亚阔值区，而不截止。此时，该支路的 电流，降至最低1.1mA，远小于89mA。工作状态时，该偏置电压快速从1.44V恢复到1.2V。与采 用单管开关相比，缩短了输入偏置电压从1.8V到1.2V的占用时间，加速了运放的信号建立 速度。
[0070] 本发明未详细阐述部分属于本领域公知技术。
【主权项】
1. 一种可降低运算放大器功耗的开关电容偏置电路，其特征在于包括:P型电流源管偏 置单元SCP;所述P型电流源管偏置单元SCP包括第一匪0S管（101)、第二NMOS管（102)、第三 NMOS管（103)、第四匪OS管（104)、第一PMOS管（121)、第二PMOS管（122)、第三PMOS管（123)、 第一电荷存储电容（111)、第二电荷存储电容（112)、第三电荷存储电容（113)、第一等效寄 生电容（131)、第一时钟信号CK1和第三时钟信号CK1N、第二时钟信号