11)的下极板接地GND。第二NM0S管 (202) 的栅级连接第Ξ时钟信号CK1N，第二NM0S管(202)的漏级和第Ξ电荷存储电容(213) 的上极板同时连接输出端VN0UT，第一等效寄生电容(231)的上级板连接输出端VN0UT，第一 等效寄生电容（231)的下级板接地GND;第Ξ电荷存储电容（213)的下极板同时连接第二 PM0S管（222)的漏级和第Ξ匪0S管（203)的漏级。第二PM0S管（222)的栅级、第Ξ匪0S管 (203) 的栅端同时连接第二时钟信号CK2。第一 PM0S管(221)的源级连接第二偏置信号VREF， 第一 PM0S管(221)的栅级连接输入第四时钟信号CK2N，第一 PM0S管(221)的漏级和第二PM0S 管（222)的源级共同连接第二电荷存储电容(212)的上级板，第二电荷存储电容(212)的下 级板接地GND。默认所有的PM0S管衬底接VDD，所有的NM0S管衬底接地GND。
[0018] 本发明的N型电流源管偏置单元SCN工作过程:第一时钟信号CK1和第二时钟信号 CK2为高电平，第Ξ时钟信号CK1N和第四时钟信号CK2N为低电平，即采样相时：第一醒0S管 (201)、第^醒05管（203)和第一?]?05管（221)导通，第二醒05管（202)、和第二?]\?)5管（222) 关断。第一偏置信号VN对第一电荷存储电容(211)充电，第二偏置信号VREF对第二电荷存储 电容(212)的上极板充电，第二电荷存储电容(212)的下极板接地。第Ξ电荷存储电容(213) 的下极板下拉至地，上极板接输出端VN0UT;第一等效寄生电容(231)下极板接地，上级板接 输出端VN0UT，输出端VN0UT输出电压VN0UTA;
[0019] 第一时钟信号CK1和第二时钟信号CK2为低电平，第Ξ时钟信号CK1N和第四时钟信 号CK2N为高电平，即保持相时：第二應0S管（202)、第二PM0S管（222)导通，第一匪0S管 (201)、第Ξ醒0S管（203)和第一 PM0S管（221)关断；第二电荷存储电容（212)上极板电荷与 第Ξ电荷存储电容(213)下极板电荷共享，第一电荷存储电容(211)上级板积累的电荷共享 到第Ξ电荷存储电容（213)的上极板和第一等效寄生电容（231)上极板上，输出端VNOUT输 出电压VNOUTB。
[0020] 第一电荷存储电容(211)吸收由第一 NM0S管(201)和第二NM0S管(202)关断时注入 的电荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效应。同时，对寄生电容进行 分压，准确输出两组所需的偏置电压VN0UTA和VN0UTB。
[0021] 本发明与现有技术相比的有益效果在于：
[0022] (1)本发明克服了传统的偏置开关导通电阻越大，时间常数越长的影响;利用电容 分压，快速传递输入信号，减小了导通电阻的影响。
[0023] (2)本发明区别于传统的偏置开关，受寄生电容影响，时间常数增长;可W吸收输 出节点处的寄生电容作为输出偏置电压产生电路的区别于传统的偏置开关一部分，加快传 递信号速度，同时减小寄生电容引起的时钟馈通效应会导致严重的信号崎变。
[0024] (3)本发明区别于传统的偏置开关，需要复杂的偏置电压产生电路才能传递不同 偏置信号;本发明所提出的可降运算放大器功耗的开关电容偏置电路，可根据后级偏置电 压需求，仅作简单调整，即可输出不同偏置电压，大大减小了忍片面积的开销和电路设计难 度。
[0025] (4)本发明区别于传统的偏置开关，没有直接的对地通路，即没有静态电流，不增 加额外的功耗。
【附图说明】
[00%]图1为本发明传统开关型运算放大器；
[0027] 图2为本发明传统开关型运算放大器所需的时钟两相不交叠时序图；
[0028] 图3为本发明的Ρ型电流源管偏置单元SCP电路原理图；
[0029] 图4为本发明的Ν型电流源管偏置单元SCN电路原理图；
[0030] 图5为本发明的偏置电路时序图；
[0031 ]图6为本发明的偏置单元在放大器电路上的应用框图。
【具体实施方式】
[0032] 下面结合附图和具体实施例对本发明进行解释说明。
[0033] 如图3所示，本发明中的Ρ型电流源管偏置单元SCP包括第一醒0S管101、第二醒0S 管 102、第 SNM0S 管 103、第四 NM0S 管 104、第一 PM0S 管 121、第二 PM0S 管 122、第 SPM0S 管 123、 第一电荷存储电容111、第二电荷存储电容112、第Ξ电荷存储电容113、第一等效寄生电容 131、第一偏置信号VP，第二偏置信号VREF;
[0034] 如图5所示，第一时钟信号CK1和第Ξ时钟信号CK1N为两反相不交叠的时钟，第二 时钟信号CK2和第四时钟信号CK2N是两反相不交叠时钟，第二时钟信号CK2与第一时钟信号 CK1同相，脉宽略大于第一时钟信号CK1;反之，第四时钟信号CK2N与第一时钟信号CK1N同 相，脉宽略大于第Ξ时钟信号CK1N。
[0035] 第一醒0S管101的源级连接第一偏置信号VP，第一醒0S管01的栅级连接第一时钟 信号CK1，第一醒0S管101的漏级连接第二醒0S管102的源级，第一NM0S管101的漏级和第二 醒OS管102的源级同时连接第一电荷存储电容111的上极板，第一电荷存储电容111的下极 板连接电源VDD;第二NM0S管102的栅级连接第Ξ时钟信号CK1N，第二NM0S管102的漏级和第 Ξ电荷存储电容113的下极板同时连接输出端VP0UT，第一等效寄生电容131的上级板连接 输出端VP0UT，第一等效寄生电容131的下级板接地GND;第Ξ电荷存储电容113的上极板连 接第SPM0S管123的漏级和第四醒0S管104的漏级；第SPM0S管12 3的源级连接电源V孤，第 SPM0S管123的栅级、第四醒0S管104的栅端、第二PM0S管122的栅级连接同时连接时钟输入 信号CK2N;第二PM0S管122的源级连接第二偏置信号VREF，第二PM0S管122的漏级与第一 PM0S管121的漏级共同连接第二电荷存储电容112的上级板;第一PM0S管121的源级连接电 源VDD，第一PM0S管121的栅级和第Ξ醒0S管103的栅端共同连接第二时钟信号CK2;第Ξ NM0S管103的漏端和第四NM0S管104的源端共同连接第二电荷存储电容112的下级板；
[0036] 第一时钟信号CK1和第二时钟信号CK2为高电平，第Ξ时钟信号CK1N和第四时钟信 号CK2N为低电平，即采样相时:第一 NM0S管101、第SNM0S管103、第二PM0S管122、第SPM0S 管123导通，第二NM0S管102、第一 PM0S管121、第四醒0S管104关断。第一偏置信号VP对第一 电荷存储电容111充电，第二偏置信号VREF对第二电荷存储电容112的上极板充电，第二电 荷存储电容112的下极板下拉接地。第Ξ电荷存储电容113的上极板上拉至电源VDD，下极板 接输出端VP0UT;第一等效寄生电容131下极板接地，上级板接输出端VP0UT，输出端VP0UT输 出信号VP0UTA;
[0037] 第一时钟信号CK1和第二时钟信号CK2为低电平，第Ξ时钟信号CK1N和第四时钟信 号CK2N为高电平，即保持相时：第二醒0S管102、第一 PM0S管121、第四NM0S管104导通，第一 醒0S管101、、第Ξ醒0S管103、第二PM0S管122、第SPM0S管123关断。第一电荷存储电容111 上级板积累的电荷共享到第Ξ电荷存储电容113的下极板和第一等效寄生电容131上极板 上，输出电压VP0UT。第二电荷存储电容112的上极板电压从第二偏置信号VREF跳接电源 VDD，第二电荷存储电容112下极板电荷与第Ξ电荷存储电容113上极板电荷共享，输出端 VP0UT输出信号VP0UTB;。
[0038] 第一电荷存储电容111吸收由第一醒0S管101和第二匪0S管102关断时注入的电 荷，在时钟控制顺序下抵消多于的电荷，避免了电荷注入效应。同时，对寄生电容进行分压， 准确输出两组所需的偏置电压VP0UTA和VP0UTB。
[0039] 设第SNM0S管103漏端，即第二电荷存储电容112下极板处的节点为A点，第二NM0S 管102的漏端，即第Ξ电荷存储电容113下极板为B点，保持相时，A点处的电压为VI，第一电 荷存储电容111用C1表示、第二电荷存储电容112用C2表示、第Ξ电荷存储电容113用C3表 示、第一等效寄生电容131用CPAR1表示，则根据电荷守恒可得：
[0040] 节点A处的电荷不变，
[OOW (V广 Vdd)*C2+(V广 Vp日utb)*C3 = (0-Vref)*C2+(Vdd-Vp 日 UTA)*C3 式 1 节点 B 处的电荷不 变：
[0042] (Vp〇utb-Vdd)*C2+(Vpoutb-Vi)*C3+(Vpoutb_0)*Cpari = (Vp-Vdd)*Ci+(Vpoutb_Vdd)*C3+ Vpouta*Cpari 式 2
[0043] 根据式1和式2变形可得式3:
[0044] VpouTB [ Cl (C2+C3) +CpARi (C2+C3) +C2C3 ] = VpCi (C2+C3) -VrefC2C3+Vpouta[ Cpari (C2+C3) + C2C3]式 3
[0045] 由式3可得：
[0046]
稳定工作后，即保持相时，SCP单元输出Vpoutb = Vp，采样相时输出电压为：