S-SCR结构的ESD电流泄放路径，以提高维持电压和ESD鲁棒性。
[0018]本发明的有益技术效果为:
[0019]由所述第三N+注入区和所述第一 N阱构成一寄生的电阻R2，由所述第二 P+注入区、所述第一 N阱和所述第一 P阱构成一寄生的晶体管T3，由所述第二 N+注入区和所述第一 P阱构成一寄生的齐纳二极管ZD，由所述第一 N+注入区、所述第一 P阱和所述第一 N阱构成一寄生的晶体管Tl，由所述第一 P+注入区和所述第一 P阱构成一寄生的电阻R1，由所述第一 N阱、所述第二 P阱和所述第四注入区构成一寄生的晶体管T2，由所述第三P+注入区和所述第二 P阱构成一寄生的电阻R3，所述电阻Rl的第一引脚、所述电阻R3的第一引脚、所述晶体管T2的发射极和所述晶体管Tl的发射极均与器件的所述阴极相连，所述电阻Rl的第二引脚、所述电阻R3的第二引脚、所述晶体管Tl的基极、所述晶体管T2的基极、所述晶体管T3的集电极均与所述齐纳二极管ZD的阳极相连，所述晶体管Tl的集电极、所述齐纳二极管ZD的阴极、所述晶体管T3的基极、所述晶体管T2的集电极均与所述电阻R2的第一引脚相连，所述寄生电阻R2的第二引脚和所述晶体管T3的发射极均与器件的所述阳极相连，在正向ESD脉冲作用下，所述电阻R2、所述晶体管T3、所述晶体管Tl、所述电阻Rl形成一左侧SCR结构，所述电阻R2、所述晶体管T3与所述晶体管T2、所述电阻R3形成一右侧SCR结构，所述左侧SCR结构和所述右侧SCR结构均共用所述晶体管T3的发射极，可降低所述左侧SCR结构和所述右侧SCR结构的电子发射率，提高维持电压。
[0020]由所述第一 N+注入区与所述第二 N+注入区构成的间距D1、由所述第四N+注入区和所述第二 P阱的左侧边缘构成的间距D2、由所述第二 N+注入区(112)和所述第三N+注入区(113)构成的所述间距D3均可调，以合理控制器件的触发电压和维持电压。
[0021]本发明实施例器件充分利用了 SCR开启速度快、二次击穿电流大(强鲁棒性)、导通电阻小与LDMOS耐高压、电流泄放能力强的优点，在此基础上，通过设计器件的内部结构及合理控制器件的关键特征参数，降低了器件触发电压，提高了器件的维持电压和ESD鲁棒性。
[0022]与现有技术相比，本发明实施例器件不仅具有一定的高压耐击穿能力，又适当降低了器件的触发电压，提高了维持电压，缩小了 ESD回滞窗口，降低了导通电阻、增强了 ESD电流泄放能力。改正了以往LDMOS高压保护器件鲁棒性弱、响应速度缓慢不能及时开启、易闩锁等缺点，可更好地实现片上高压IC的ESD保护需求。
【附图说明】
[0023]图1是本发明实施例的内部结构剖面示意图；
[0024]图2是本发明实施例用于高压ESD保护的电路连接图；
[0025]图3是本发明实施例在正向ESD脉冲作用下的内部等效电路；
【具体实施方式】
[0026]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0027]本发明提出了一种具有小回滞窗口的高压ESD保护器件，因其内部结构的特殊设计及关键特征参数的合理控制，本发明实施例器件既有SCR结构ESD保护器件的开启速度快、导通电阻小、二次击穿电流大的优点；又通过降低寄生PNP管的发射率，提高维持电压。还通过引入齐纳二极管击穿特性，降低了器件的触发电压，实现具有小回滞窗口的高性能ESD保护。有利于通过堆叠技术，扩大本发明实施例器件的应用范围。
[0028]如图1所示，一种具有小回滞窗口的高压ESD保护器件，其特征在于:主要由P型衬底101、N型埋层102、第一 P阱103、第一 N阱104和第二 P阱105，第一场氧隔离区106、第一 P+注入区107、第二场氧隔离区108、第一 N+注入区109、第一多晶硅栅110、第三场氧隔离区111、第二 N+注入区112、第三N+注入区113、第二 P+注入区114、第四场氧隔离区115、第二多晶硅栅116、第四N+注入区117、第五场氧隔离区118、第三P+注入区119和第六场氧隔离区120构成；
[0029]在所述P型衬底101上设有N型重掺杂的所述N型埋层102 ;所述N型埋层102可增强器件内部电场的均匀分布，以提高器件的ESD鲁棒性，对在无所述N型埋层的半导体制备工艺平台上制备本发明实例，也可去除所述N型埋层102，下述本发明实例器件的制备流程也可在所述P型衬底101或P型外延上实现；
[0030]所述N型埋层102上从左到右依次设有所述第一 P阱103、所述第一 N阱104和所述第二 P阱105 ;所述N型埋层102必须完全覆盖所述第一 N阱104，所述第一 P阱103的右侧与所述第一 N阱104的左侧相连，所述第一 N阱104的右侧与所述第二 P阱105的左侧相连；
[0031]在所述第一 P阱103上从左到右依次设有所述第一场氧隔离区106、所述第一 P+注入区107、所述第二场氧隔离区108、所述第一 N+注入区109和所述第一多晶硅栅110，在所述第一多晶硅栅110覆盖的薄栅氧层下方可形成LDMOS结构的导电沟道；所述第一场氧隔离区106的左侧与所述第一 P阱103的左侧边缘相连，所述第一场氧隔离区106的右侧与所述第一 P+注入区107的左侧相连，所述第一 P+注入区107的右侧与所述第二场氧隔离区108的左侧相连，所述第二场氧隔离区108的右侧与所述第一 N+注入区109的左侧相连，所述第一 N+注入区109的右侧与所述第一多晶硅栅110的左侧相连；
[0032]在所述第一 N阱104上从左到右依次设有所述第三N+注入区113、所述第二 P+注入区114，所述第三N+注入区113的右侧与所述第二 P+注入区114的左侧相连；所述第三N+注入区113的左侧与所述第二 N+注入区112的右侧设有可变间距D3，所述第二 N+注入区112的左侧与所述第一多晶硅栅110的右侧相连，所述第二 N+注入区112横跨在所述第一 P阱103与所述第一 N阱104之间的表面部分区域，所述第三场氧隔离区111覆盖在所述第二 N+注入区112和所述第一多晶硅栅110表面部分区域上；
[0033]在所述第二 P阱105上从左到右依次设有所述第二多晶硅栅116、所述第四N+注入区117、所述第五场氧隔离区118、所述第三P+注入区119和所述第六场氧隔离区120 ;所述第二多晶硅栅116的左侧与所述第二 P阱105的左侧边缘相连，所述第二多晶硅栅116的右侧与所述第四N+注入区117的左侧相连，所述第四N+注入区117的右侧与所述第五场氧隔离区118的左侧相连，所述第五场氧隔离区118的右侧与所述第三P+注入区119的左侧相连，所述第三P+注入区119的右侧与所述第六场氧隔离区120的左侧相连，所述第六场氧隔离区120的右侧与所述第二 P阱105的右侧边缘相连；
[0034]所述第四场氧隔离区115横跨在所述第一 N阱104与所述第二 P阱105的表面部分区域上，所述第四场氧隔离区115的右侧部分区域覆盖在所述第二多晶硅栅116的部分表面区域上，所述第四场氧隔离区115的左侧部分区域覆盖在所述第一 N阱104的部分表面区域上，所述第四场氧隔离区115的左侧与所