过程U由在图4中更精确地被示出的发送装置12所产生的那样。切换沿51对应于信号从显性状态53到隐性状态54的转变。切换沿52对应于信号从隐性状态54到显性状态53的转变。所示出的电压变化过程有切换沿51、52，如要由发送装置12产生的额定电压变化过程那样。该显性状态53对应于显性总线状态。该隐性状态54对应于隐性总线状态。
[0029]图3示出了在以微秒(ys)为单位的时间t上的以伏特(V)为单位的不同的电压变化过程。图3的最上面的部分(A)相继在时间t上示出了针对所述两个总线电压CAN_H和CAN_L的变化过程的三个不同的例子，从中，在图3中的左侧的例子已经在图2中被阐明。图3的在部分(A )下面被示出的部分(B )示出了所述两个总线电压CAN_!^PCAN_L的总电压USUM、SPCAN_H+CAN_L^分别针对该特定的例子得出的变化过程。所述两个总线电压CAN_H和CAN_L的在图3中的左侧被示出的变化过程中，总电压USUM有恒定的电压值V。。。与此相对照，总线电压CAN_H和中间和右边所示出的情况下彼此在时间上错移，由此在总电压USUM中得出电压峰值，所述电压峰值还联系图4进一步被描述。
[0030]在这种情况下适用:总电压USUM相对于供电电压V。。有越小的偏差，用户站10、20、30的发射越少。
[0031]因为发射的原因在于:用于总线电压CAN_H和CAN_U^驱动器在总线40上的切换过程中不能理想地以相同的方式可被操控(ansteuern)，所以人工的延迟装置被嵌入到用于CAN_H和CAN_L的输出级的操控电路中，如在图4中所示出的那样。
[0032]按照图4，发送装置12包括驱动级121、将电流引导到总线40的总线芯线41(CAN_H)的CANJ^Ii出级12 2和将电流引导到总线4 O的总线芯线4 2 (CAN_L.)的CAN_Uli出级12 3。因此，总线芯线41供传输信号CAN_H支配，而总线芯线42供传输信号CAN_L支配。
[0033]在图4中，总线芯线41、42以电阻124结束。因此，电阻124有与总线40的波阻抗相同的电阻，因此在总线40上不发生反射。在图4中的电路关于电阻124强烈地被简化。在现实中，每两个串联的用于结束的60 Ω电阻存在于总线芯线41、42的每个线路端部上。相应的中点被规定到2.5V上。
[0034]如同样从图4中可看出的那样，发送装置12此外还包括第一和第二可数字设置的延迟环节125、126和加法块127，信号CAN_H和信号CAN_L被输入到所述加法块127中并且在所述加法块127中被求和。
[0035]在发送装置12运行时、即在用于减少总线系统I中的有线发射的方法中，驱动级121从端子TXO接收发送信号(TX信号)并且生成针对CANJ^Ii出级122和CAN_Uli出级123的电流或者电压信号。在图4的电路中的加法块127在发送装置12运行时形成按照图3的部分(B)的总电压 CAN_H+CAN_L。
[0036]如之前关于图2所提及的那样，CAN总线40可有两个逻辑状态、也就是显性状态53和隐性状态54。在隐性状态54中，图4的两个输出级122、123被切断并且信号电压CAN_H以及CAN_L通过外部的布线被拉到2.5V上。在显性状态53中，图4的两个输出级122、123被接通。电压CAN_H和CAN_L通常有2V的区别并且对中间电压2.5V有对称的存放(Ablage)，如在图2和图3中所示出的那样。
[0037]在这种情况下，如从图3的部分(B)中可看出的那样，适用的是:如果CAN_H输出级122在时间上在CAN_L输出级123之前被接通，那么在从隐性状态54转变到显性状态53时，在总电压CAN_H + CAN_L、即图4中的加法块127的输出信号中总是有正的电压峰值(尖峰(Spi ke ))。相反地，如果CANJ^Ii出级122在时间上在出级123之后被接通，那么在总电压CAN_H+CAN_L中有负的电压峰值(尖峰)。
[0038]此外，还适用:如果CAN_H输出级122在时间上在CAN_L输出级123之后被关断，那么在从显性状态53转变到隐性状态54时，在总电压CAN_H+CAN_L*总是有正的电压峰值。相反地，如果CANJ^Ii出级122在时间上在CAN_Uli出级123之前被关断，那么在总电压CAN_H+CAN_L中有负的电压峰值。
[0039]按照本实施例，所述延迟通过图4中的第一和第二可数字设置的延迟环节125、126根据总线状态被适配。在这种情况下，针对从隐性状态54(参见图2)到显性状态53(参见图2)的转变选择不同于针对从显性状态53到隐性状态54的位设置(Biteinstellung)。借此，可实现针对切换对称的最好的结果。
[0040]在本实施例中，CAN_L优选地被延迟，以便补偿在CAN_H输出级122中的较慢的PMOS晶体管。在这种情况下，目的是:总线信号或总线电压CAN_H和CAN_U^两个边沿在相同的时间出现。因为在本情况下，CAN_H路径明显比CAN_U§径更慢，所以附加的延迟环节的延迟时间被选择为使得利用设置范围一定可以使CAN_H路径和CAN_L路径的切换时间对称。在这种情况下被考虑的是，在CAN_H路径中的延迟时间尤其是由于温度、过程、模块不精确性、寄生电容等等波动得多宽，以便确定在CAN_L路径中的(多个)附加延迟的调整范围的宽度。
[0041]在另一实施变型方案中，如果CAN_H路径应是与CANJJ^径近似地快的，那么只要没有加速环节，就必须会将路径(例如CAN_H路径)如此宽地延迟，直到该路径一定比另一路径慢(又是在确定的假设的情况下)，以便接着在未被延迟的路径(例如CAN_L路径)中安装可设置的延迟环节。
[0042]因此，利用图4的发送装置12来实施用于减少总线系统I中的有线发射的方法。在这种情况下，发送装置12与总线状态有关地使用可数字设置的信号延迟或者信号延迟时间，如之前所描述的那样。
[0043]图5示出了:除了驱动级121、CAN_H输出级122、出级123、电阻124、第一和第二可数字设置的延迟环节125、126和加法块127之外，按照第二实施例的发送装置12还包括用于切换开关129的逻辑电路128、电容器130、模拟/数字转换器131和第一和第二累加寄存器132、133。模拟/数字转换器131可以是比较器，所述比较器是I比特转换器。
[0044]在图5中的电路的情况下，由加法块127所形成的总电压CAN_H+CAN_L在从隐性状态54转变到显性状态53期间或者相反地在从显性状态53转变到隐性状态54期间作为加法块127的输出信号借助于逻辑电路128和开关129被切换到电容器130上。电容器130向上集成(aufintegriern)可能的电压峰值并且在每个总线切换过程之前被放电。随后的模拟/数字转换器131在总线切换过程、即从隐性状态54转变到显性状态53或者相反地从显性状态
53转变到隐性状态54之后确定是否已经有了正的或者负的电压峰值。该结果被输出给用于隐性一显性转变的累加寄存器132并且被输出给用于显性一隐性转变的累加寄存器133。在相应的累加寄存器132、133中，电压峰值极性(尖峰极性)用+1或者-1来总计。
[0045]第一和第二可数字设置的延迟环节125、126被布置在CAN_L输出级123的信号路径中。在这种情况下，第一可数字设置的延迟环节125被用于隐性一显性转变的累加寄存器132、即第一累加寄存器132操控和设置。此外，第二可数字设置的延迟环节126被用于显性一隐性转变的累加寄存器133、即第二累加寄存器133操控和设置。构造延迟环节125、126的设置范围，使得延迟环节125、126的延迟持续时间或者延迟时间一定小于互补路径的可比较的延迟时间直到一定大于互补路径的可比较的延迟时间。CAN_L输出级123的信号路径的互补路径是CAN_H输出级122的信号路径，而相反地，CAN_H输出级122的信号路径的互补路径是CAN_L输出级123的信号路径。因此，在本实施例中，第一和第二延迟环节125、126的延迟时间整体上一定小于可比较的延迟时间直到一定大于可比较的延迟时间地被选择，所述可比较的延迟时间基于在CAN_L输出级123的信号路径中的电路元件而被得出。CANJJ&径中的延迟可以通过调节回路总是与CAN_H路径中的延迟适配并且借此被带到相同的值上。由于温度波动、过程波动等等波动引起的可能的偏差被补偿。
[0046]现在，图5的具有逻辑电路128、开关129、电容器130和模拟/数字转换器131的电路包括数字调节回路，所述数字调节回路这样被构造，使得针对隐性一显性转变，在正的电压峰值的情况下，累加寄存器132被递增并且借此在CAN_L信号路径中的延迟或延迟时间被减小。电压峰值逐步地变小并且从确定的点起，延迟过小并且有负的电压峰值。从现在开始，该数字调节回路将延迟时间将近保持在最优值上，使得交替地出现正的和负的电压峰值。
[0047]针对显性一隐性转变，该数字调节回路以类似的方式和方法来起作用。
[0048]因此，利用图5的发送装置12来实施用于减少总线系统I中的有线发射的方法。在这种情况下，发送装置12对于在总线总线40上的上升的和下降的信号沿无关地使用可数字设置的信号延迟或者信号延迟时