相邻半导体鳍形部间有场电极的半导体器件及其制造方法
【技术领域】
[0001]本申请涉及具有场电极的半导体器件、例如功率半导体开关以及其制造方法。
【背景技术】
[0002]在受电压控制的沟道/本体区域与漏极区域之间具有漂移区的集成功率器件在该漂移区越长时接受越高的截止电压，其中功率器件的接通电阻RDSon也随着漂移区的长度增加而提高。在具有与漂移区毗邻的场电极的功率器件中，可移动的载流子在截止运行时从漂移区的处于场电极之间的部分中被排空(ausraeumen)，并且施加到场电极上的电势补偿在被排空的漂移区中的静止的掺杂材料离子的剩余电荷。漂移区中的电场的补偿允许漂移区的更高的基本掺杂(Grunddotierung)，由此在漂移区的长度相同的情况下得到更小的接通电阻RDSon和更低的功率损耗。值得期望的是，具有场电极的半导体器件的开关特性被改进。
【发明内容】
[0003]该任务通过独立权利要求的特征来解决。扩展方案在从属权利要求中被找到。
[0004]—实施形式涉及一种具有半导体鳍形部(Halbleiterfin)的半导体器件，所述半导体鳍形部被构造在基平面(Basisebene)与半导体本体的主表面之间，并且在其中分别在主表面和沟道/本体区域之间构造源极区域以及在沟道/本体区域和基平面之间构造漂移区。此外，该半导体器件还包括在相应的沟道/本体区域的分别彼此对置的两侧上的栅极电极结构以及在彼此相邻的半导体鳍形部之间的经过场电介质与漂移区分开的并从主表面延伸直至基平面的场电极结构。被分配给彼此相邻的半导体鳍形部的栅极电极结构从两侧围住场电极结构的上部分。
[0005]根据另一实施形式，一种用于制造半导体器件的方法包括从主表面开始直至基平面将沟槽刻蚀到半导体层中，其中在所述沟槽之间构造半导体鳍形部。这些沟槽被加衬(auskleiden)有介电层。在被加衬有介电层的沟槽中构造场电极。介电层的上部分被去除，其中在半导体鳍形部和场电极之间构造栅极沟槽，所述栅极沟槽使半导体鳍形部的紧接着主表面的上部分显露。在所述栅极沟槽中构造栅极电极。
【附图说明】
[0006]附图介绍了对本发明的实施形式的进一步理解并构成本说明书的部分。附图图解说明了实施形式并与本说明书一起阐明本发明所基于的考虑。本发明的其他实施形式和一些所得到的优点直接从下面的详细描述中得出。
[0007]图1A示出了根据一实施形式的经过半导体器件的部分的垂直于主表面的示意性垂直截面。
[0008]图1B示出了经过图1A的半导体器件的部分沿着平行于主表面的交截线B-B的示意性横向截面。
[0009]图1C示出了根据一实施形式的具有按行彼此相对移位的场电极的半导体器件的示意性横向截面。
[0010]图1D示出了经过根据一实施形式的具有条带状布置的半导体鳍形部的半导体器件的示意性横向截面。
[0011]图2示出了半导体基板的部分在刻蚀沟槽之后的示意性透视图，用于表示根据一实施形式的用于制造半导体器件的方法。
[0012]图3示出了图2的半导体基板部分在给沟槽加衬有介电层之后的示意性透视图。
[0013]图4示出了图3的半导体基板部分在用场电极填充被加衬的沟槽之后的示意性透视图。
[0014]图5示出了图4的半导体基板部分在去除介电层的上部分之后的示意性透视图。
[0015]图6A示出了图5的半导体基板部分在使在通过去除介电层的上部分而形成的栅极沟槽之间的半导体鳍形部变薄之后的示意性垂直截面。
[0016]图6B示出了图6A的半导体基板部分沿着平行于主表面的交截线B-B的示意性横向截面。
[0017]图7A示出了图6A的半导体基板部分在构造栅极电介质之后的示意性垂直截面。
[0018]图7B示出了图7A的半导体基板部分沿着交截线B-B的示意性横向截面。
[0019]图8A示出了图7A的半导体基板部分在构造栅极电极之后的示意性垂直截面。
[0020]图SB示出了图8A的半导体基板部分沿着交截线B-B的示意性横向截面。
[0021]图9A示出了根据另一实施形式的ADZFET(有源漂移区场效应晶体管(activedrift zone FET))的部分的示意性垂直截面。
[0022]图9B示出了根据图9A的ADZFET的示意性电路图。
[0023]接下来关于这些附图进一步阐明一些实施实例。然而，本发明并不限于被描述的实施形式，而是能够以适当的方式被修改和被变换。一个实施形式的各个单独的特征和特征组合可以与另一实施形式的特征和特征组合进行适当组合，只要涉及的特征不相互排斥即可。相一致的元件在附图中被配备有相一致的或者相似的参考符号，并部分地省去对这种元件的重复描述。除此之外，这些图并不一定要按正确比例示出，因为这些图主要用于用表说明和阐明。
【具体实施方式】
[0024]接下来，概念“电连接”描述了在相互电连接的元件之间的低欧姆连接，例如在涉及的元件之间的直接接触或者通过金属和/或高掺杂的半导体的低欧姆连接。概念“电耦合”包括如下情况在内，一个或多个适于信号转接的有源的和/或无源的电元件被设置在电耦合的元件之间的线路路径中，例如在第一状态下导致电耦合的元件的低欧姆连接并在第二状态下导致这些电耦合的元件的高欧姆的解耦的这些元件被设置在所述线路路径中。
[0025]这些附图指明了相对的掺杂材料浓度。例如“η—”标明掺杂材料浓度低于在以“η”标明的区域中的掺杂材料浓度的区域。标记“η+”指明了其中掺杂材料浓度高于在以“η”标明的区域中的掺杂材料浓度的区域。具有同一相对掺杂材料浓度的区域未必一定具有相同的绝对掺杂材料浓度。例如，两个同样以“η”标明的区域可以具有相同的或者不同的掺杂材料浓度。
[0026]图1A到ID涉及具有晶体管单元TC的半导体器件，所述晶体管单元TC可以是JFET(结型场效应晶体管(junct1n field effect transistor))单元或者IGFET(绝缘栅场效应晶体管(insulated gate field effect transistor))单元，例如可以是增强型或者耗尽型的MOSFET(金属氧化物半导体场效应晶体管(metal oxide semiconductor fieldeffect transistor))单元，其中缩写“MOSFET”既包括带有金属栅极电极的FET(场效应晶体管(field effect transistor))，又包括带有非金属电极的FET。相对应地，半导体器件500是JFET、IGFET、ADZFET或者是除了相对应的晶体管单元类型以外还包括其他电路、例如栅极驱动器或者控制逻辑电路的构件。
[0027]该半导体器件500包括具有在构件正面上的主表面101以及在构件背面上的与主表面101对置的背面表面102的半导体本体100。在下文，横向方向和伸展是平行于主表面101的这种方向和伸展，而垂直方向和伸展是垂直于主表面101的这种方向和伸展。
[0028]半导体本体100的材料是单晶半导体材料，例如为硅S1、碳化硅S i C、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。半导体本体100在主表面101和背面表面102之间的厚度为至少20μηι，例如为至少90μηι。半导体本体100可以具有边长为好几毫米的矩形外形。在半导体本体100的构件正面上，半导体本体100的部分构造半导体鳍形部190，所述半导体鳍形部190在主表面101和基平面BP之间延伸并且在一个或两个横向方向上通过场电极结构250而是彼此隔开的。
[0029]半导体鳍形部190可以分别具有相同的鳍形部宽度，所述鳍形部宽度可以位于1nm到500nm的范围内。场电极结构250的宽度对应于半导体鳍形部190之间的距离，并且可以位于30nm到500nm并且包括500nm在内的范围内。相邻的半导体鳍形部的节距(中轴到中轴的距离)可以位于40nm到大约Ιμπι的范围内。
[0030]依据一实施形式，半导体鳍形部190是每隔一定距离布置的具有分别相同的鳍形部宽度的条带。根据另一实施形式，半导体器件500包括沿着第一横向方向走向的第一半导体鳍形部191和沿着与第一横向方向相交的第二横向方向走向的第二半导体鳍形部192。
[0031]在半导体鳍形部190中，紧接着主表面101构造有源极区域110，紧接着源极区域110并且通过源极区域110与主表面101分开地构造有沟道/本体区域115，以及在沟道/本体区域115和基平面BP之间构造有漂移区120的至少部分。