施形式，半导体基板500&是301(绝缘体上的娃(8:[1;[(3011-011-;[11811131:010)晶片、例如306(玻璃上的娃(8；[1;[(3011-on-glass))晶片，其中半导体层10a被设置在绝缘体基板上。半导体层10a可以例如至少部分地由外延工艺产生，并且可以具有一个或多个分层，所述一个或多个分层在掺杂材料浓度、导电类型或者这两者方面彼此产生差别。在所示出的范围之外，半导体基板500a除了半导体层10a以外还可具有其他半导电的结构和/或介电结构。
[0056]半导体层10a在正面上具有平面的第一表面101a，所述第一表面10 Ia与在半导体基板500a的背面上的第二表面102a对置。平行于第一表面1la的方向是横向方向，并且第一表面1la上的法线预先给定垂直取向。
[0057]在半导体层I OOa中构造高掺杂的掩埋层140a。例如，掩埋层140a通过对外延地在基本基板上生长的层的现场掺杂而被构造。根据其他实施形式，掩埋层140a由通过第一或者第二表面101a、102a将掺杂材料引入、例如植入到半导体层10a中而产生。半导体层10a的在第一表面1la和掩埋层140a之间的部分可以具有第一导电类型、例如η型的弱掺杂部。
[0058]从正面，直至基平面BP的沟槽250χ从第一表面1la出发被引入到半导体层10a中，例如在第一表面1la上使用通过光刻法来结构化的硬掩模的情况下借助于干法刻蚀来引入。此外，沟槽250χ的引入可以包括各向异性的、与晶体方向有关的湿化学刻蚀，所述湿化学刻蚀几乎完美地平面地构造在沟槽250χ之间所构造的半导体鳍形部190的垂直侧壁的至少部分。在构造了沟槽250χ之后可以去除硬掩模。
[0059]图2示出了带有掩埋层140的半导体基板500a以及示出了在第一表面1la和基平面BP之间的通过沟槽250x彼此隔开的半导体鳍形部190。基平面BP可以在第一表面1la和掩埋层140a之间或者在掩埋层140a之内走向。
[0060]半导体鳍形部190可以被布置成平行的条带。根据所示的实施形式，第一半导体鳍形部191沿着第一横向方向走向，而第二半导体鳍形部192在与第一横向方向正交的第二横向方向上走向。
[0061 ] 在正面上，在半导体基板500a上产生介电层251a，该介电层251a以近似相同的层厚度覆盖由半导体鳍形部190和沟槽250x构成的凸起部(Relief)。介电层251a的产生可以包括半导体层10a的半导体材料的热氧化和/或一种或者多种介电材料的沉积。例如，介电层251a的构造包括在使用TEOS的情况下的二氧化硅的沉积。
[0062]图3示出了介电层251a，该介电层251a以均匀的厚度覆盖半导体鳍形部190或以均勾的层厚度给沟槽250y加衬。介电层251a的层厚度可以在50nm到300nm之间，例如在80nm到150nm之间。
[0063]被加衬的沟槽250y用导电材料填充。例如，由一种导电材料构成的层或者多个由不同导电材料构成的层被沉积，其中被加衬的沟槽250y被填充。紧接着，已被沉积在被加衬的沟槽250y之外的导电材料被收缩至少直至介电层251 a的上边缘。
[0064]根据一实施形式，被加衬的沟槽250y的填充包括沉积强烈η掺杂的多晶硅，所述强烈η掺杂的多晶硅在干法刻蚀步骤中以在介电层2 5 I a的材料上的终点被回蚀(zurueckaetzen)。
[0065]图4示出了在半导体鳍形部190的下部分190b之间的带有由介电层251a的部分构造的场电介质2 51和由所沉积的导电材料的部分构造的场电极2 5 5的场电极结构2 5 O。该导电材料被收缩直至介电层251a的上边缘。
[0066]在半导体鳍形部190的上部分190a之间的介电层251a的上部分被去除，例如通过干化学或者湿化学回蚀来去除。
[0067]在去除在第一表面1la之上的部分之前，在去除在第一表面1la之上的所述部分之后，在完全去除介电层251a的上部分之后或者更早，例如在引入沟槽250x之前，掺杂材料从正面来被引入到半导体鳍形部190的上部分190a中。掺杂材料的引入在第一掺杂工艺中包括在第一表面1la旁边引入第一导电类型的掺杂材料，并且在第二掺杂工艺中可以包括以在基平面BP之间的浓度最大值和在第一掺杂工艺中被引入到表面1la旁边的掺杂材料的浓度最大值来引入第二导电类型的掺杂材料。例如在第一和第二掺杂工艺中，掺杂材料以不同的植入能量被植入。第一掺杂工艺可以在第二掺杂工艺之前或者跟随第二掺杂工
-H-
O
[0068]图5示出了半导体鳍形部190的被解除的(freigestellt)上部分190a。在半导体鳍形部190中沿着第一表面1la构造源极区域110，所述源极区域110由第一掺杂工艺产生。沟道/本体区域115由第二掺杂工艺产生。半导体鳍形部190的剩余的下部分190b构成漂移区120的部分，并且可以具有半导体层10a的初始的背景掺杂。根据一实施形式，漂移区120中的掺杂材料浓度从基平面BP开始朝着第一表面1la首先轻微降低，并且接着朝着沟道/本体区域115再次剧烈升高。第二掺杂工艺可以对半导体鳍形部190的涉及的部分进行部分地或完整地反掺杂，并确定被分配给在已完成的半导体器件中的相应的半导体鳍形部190的晶体管单元TC的阈值电压。
[0069]第一表面1la距通过去除介电层251a的上部分而形成的栅极沟槽150x的下边缘的距离d2至少等于或者大于第一表面1la距在一方面为沟道/本体区域115和另一方面为漂移区120之间的过渡部的距离dl。
[0070]按照一实施形式，半导体鳍形部190的上部分190a可以被变薄。例如，各向同性的湿法刻蚀或者干法刻蚀使半导体鳍形部190的被露出的上部分190a变薄。刻蚀相对于场电介质251可以具有高的刻蚀选择性，或者相对于该材料可以是无选择性的。根据其他实施形式，半导体鳍形部190的上部分190a的变薄取消。
[0071]图6A和6B示出了带有源极区域110和沟道/本体区域115的半导体鳍形部190的被变薄的上部分190a。栅极沟槽150x的下边缘可以通过各向同性的和/或没有选择性的刻蚀被倒圆。
[0072]在构件正面上，另一介电层151x可以至少在半导体鳍形部190的被露出的表面上被产生。另一介电层15 Ix的产生可以包括半导体材料的热氧化和/或一种或者多种介电材料的沉积。例如在半导体基板500a的正面上，氧化娃基于TEOS以至少10和最多10nm的层厚度被沉积。
[0073]图7A和7B示出了被沉积的另一介电层151x，所述被沉积的另一介电层151x在正面上以均匀的层厚度覆盖凸出部。另一介电层151x的沿着沟道/本体区域115的部分构成栅极电介质151。另一介电层151x的其他部分可以覆盖场电极。根据另一实施形式，另一介电层151x仅仅被产生在娃上，例如通过热氧化来产生。对于集中于制造JFET晶体管单元的实施形式来说，另一介电层151x的产生取消。
[0074]导电的栅极电极材料被沉积，其中栅极沟槽150x被填满。例如从正面起沉积高掺杂的多晶娃。
[0075]图8A和SB示出了被沉积的栅极电极材料。栅极电极材料的在栅极沟槽150x中的部分使栅极电极155的彼此隔开的第一部分成形，所述第一部分分别成对地被构造在位于中间的沟道/本体区域115的相互对置的侧上。栅极电极材料的在栅极沟槽150x之外的部分构成栅极电极155的连接栅极电极155的第一部分的第二部分。
[0076]在栅极电极155上可以产生介电结构，例如通过沉积一种或多种介电材料来产生。通过光刻的方法，在介电结构220中构造到半导体鳍形部190的第一接触开口，并且在场电极255的垂直投影中构造第二接触开口。例如通过共形沉积(konforme Abscheidung)以及紧接着各向异性刻蚀介电辅助层，沿着接触开口的侧壁构造介电隔离部222。为了构造负载电极以及为了在第一和第二接触开口中构造接触结构，从正面起沉积一种或多种含金属的材料。通过分离由半导体基板500a产生多个相同的根据图1A到ID的半导体器件。
[0077]图9A和9B的半导体器件500涉及具有增强型的第一晶体管TE和至少一个耗尽型的第二晶体管TD的ADZFET ο晶体管TE、TD分别具有根据图1A的晶体管单元TC。在所绘出的实施实例中，这两个晶体管TE、TD是η沟道IGFET，其中第一晶体管TE的沟道/本体区域115x是P型的，而第二晶体管TD的沟道/本体区域115y是η型的。
[0078]这两个晶体管TE、TD的连接层140x、140