氧化物半导体层140的源电极或漏电极142a和源电极或漏电极14化;覆盖源电极或 漏电极142a、源电极或漏电极14化、W及氧化物半导体层140的栅极绝缘层146; W及在栅极 绝缘层146之上与氧化物半导体层140重叠的栅电极148a。注意由于在包含氧化物半导体层 140的顶面的区域中，氧化物半导体层140与源电极或漏电极142a等彼此连接，所W在图6A 中所图示的晶体管162是顶栅晶体管并且可W被称作顶栅顶部接触晶体管(top-gate top- cont曰ct transistor)。
[0153] <用于制造半导体装置的方法> 接着，描述用于制造半导体装置的方法的例子。在下文描述中，参照图7A到图7E描述用 于制造上部分中的晶体管162的方法。注意由于下部分中晶体管160的制造方法与图4所图 示的制造方法相同，所W忽略其描述。
[0154] 首先，绝缘层138形成于层间绝缘层128、源电极或漏电极130a、源电极或漏电极 130b、W及电极130c之上。然后，在绝缘层138中形成到达源电极或漏电极130a、源电极或漏 电极13化、W及电极130c的开口（参照图7A)。由于可W参照图5A，所W忽略绝缘层138的材 料和形成方法的描述。此外，可W通过例如使用掩模的蚀刻等方法形成开口。
[0155] 接着，氧化物半导体层形成于绝缘层138之上并且通过例如使用掩模的蚀刻等方 法处理，W便形成岛状氧化物半导体层140(参照图7B)。由于可W参照图5C，所W忽略岛状 氧化物半导体层140的材料和形成方法的描述。
[0156] 接着，形成导电层W覆盖绝缘层138、提供于绝缘层138中的开口、W及岛状氧化物 半导体层140,然后通过例如使用掩模的蚀刻等方法来进行处理，W便形成与氧化物半导体 层140、电极142c、W及电极142d接触的源电极或漏电极142a和源电极或漏电极14化。然后， 形成栅极绝缘层146来覆盖源电极或漏电极142a、源电极或漏电极142b、电极142c、W及电 极142d(参照图7C)。由于可W参照图5B，所W忽略源电极或漏电极142a、源电极或漏电极 142b、电极142c、W及电极142d的材料和形成方法的描述。此外，由于可W参照图加，所W忽 略栅极绝缘层146的材料和形成方法的描述。
[0157] 然后，导电层形成于栅极绝缘层146之上并且通过例如使用掩模的蚀刻等方法进 行处理，W便形成栅电极148a和电极148b(参照图7D)。由于可W参照图加，所W忽略栅电极 148a和电极148b的材料和形成方法的描述。
[0158] 接着，形成保护绝缘层150和层间绝缘层152来覆盖栅极绝缘层146、栅电极148a、 W及电极148b(参照图7E)。由于可W参照图5E，所W忽略保护绝缘层150和层间绝缘层152 的材料和形成方法的描述。
[0159] 通过W上步骤，可W制造图6A和图她所图示的半导体装置。
[0160] [实施例3] 在本实施例中，参照图8A和图8B W及图9A和图9B描述使用实施例1所图示的多个半导 体装置形成的半导体装置的电路配置、操作等的例子。
[0161] <半导体装置的电路配置和操作> 图8A和图8B是半导体装置的电路图的例子，每个包含图3A1所图示的多个半导体装置 (在下文中也被称作存储器单元190)。图8A是NAND半导体装置的电路图，其中存储器单元 190串联连接，并且图8B是NOR半导体装置的电路图，其中存储器单元190并联连接。
[0162] 图8A中的半导体装置包含源极线化、位线化、第一信号线S1、多个第二信号线S2、 多个字线WL、W及多个存储器单元190。在每个存储器单元190中，晶体管160的栅电极、晶体 管162的源电极和漏电极中的一个、W及电容器164的一个电极彼此电连接。第一信号线S1 W及晶体管162的源电极和漏电极中的另一个彼此电连接，并且第二信号线S2和晶体管162 的栅电极彼此电连接。字线WL和电容器164的另一个电极彼此电连接。
[0163] 另外，包含于存储器单元190中的晶体管160的源电极电连接到邻近存储器单元 190中的晶体管160的漏电极。包含于存储器单元190中的晶体管160的漏电极电连接到邻近 存储器单元190中的晶体管160的源电极。注意包含于串联连接的多个存储器单元的存储器 单元190中的晶体管160的漏电极，其提供于一端上，电连接到位线。晶体管160的源电极包 含于串联连接的多个存储器单元的存储器单元190中，其提供于另一端上，电连接到源极线 SL。注意在图8A中，在半导体装置中提供一个源极线SL和一个位线BM然而，本发明的实施 例不限于此。可提供多个源极线化和多个位线化。
[0164] 在图8A中的半导体装置中，在每一行进行写入操作和读取操作。如下进行写入操 作。向待进行写入的行的第二信号线S2供应晶体管162打开时的电位，W便打开待进行写入 的行的晶体管162。因此，向指定行的晶体管160的栅电极供应第一信号线S1的电位，W便给 予栅电极预定的电荷。从而数据可W写入到指定行的存储器单元。
[0165] 另外，如下进行读取操作。首先，无论晶体管160的栅电极的电荷，向除待进行读取 的行W外的行的字线WL供应晶体管160打开时的电位，W便打开除待进行读取的行W外的 行的晶体管160。然后，向源极线化供应恒定电位，并且位线BL连接到读取电路(未示出）。此 处，除了待进行读取的行的晶体管160,源极线SL和位线BL之间的多个晶体管160打开；因 此，由待进行读取的行的晶体管160的状态来确定源极线化和位线化之间的电导。即，由读 取电路读出的位线BL的电位依赖于待进行读取的行的晶体管160的栅电极中的电荷。W此 方式，读取电路可W从指定行中的存储器单元读取数据。
[0166] 图8B中的半导体装置包含多个源极线化、多个位线化、多个第一信号线S1、多个第 二信号线S2、多个字线WL、W及多个存储器单元190。晶体管160的栅电极、晶体管162的源电 极和漏电极中的一个、W及电容器164的一个电极彼此电连接。源极线化和晶体管160的源 电极彼此电连接。位线化和晶体管160的漏电极彼此电连接。第一信号线S1W及晶体管162 的源电极和漏电极中的另一个彼此电连接，W及第二信号线S2和晶体管162的栅电极彼此 电连接。字线WL和电容器164的另一电极彼此电连接。
[0167] 在图8B中的半导体装置中，在每一行中进行写入操作和读取操作。W类似于图8A 中的半导体装置的方式进行写入操作。如下进行读取操作。首先，向进行读取的行中的字线 WL供应依赖于存储在晶体管160的栅电极中的电荷而选择的晶体管160处于导通状态或截 止状态时的电位。然后，向源极线SL供应恒定电位，并且位线BL连接到读取电路(未示出）。 未选择的行中的晶体管160处于截止状态。此处，由待进行读取的行的晶体管160的状态来 确定源极线SL和位线BL之间的电导。即，由读取电路读出的位线BL的电位依赖于待进行读 取的行的晶体管160的栅电极中的电荷。W此方式，读取电路可W从指定行中的存储器单元 读取数据。
[0168] 在图8A和图8B所图示的半导体装置中，包含除氧化物半导体W外的材料的晶体管 160可充分高的速度操作，并且因此可W高速进行已存储内容的读取等。此外，包含氧 化物半导体的晶体管162具有极其低的截止电流。由于此原因，通过关闭晶体管162,可W极 其长时间地保留晶体管160的栅电极的电位。通过提供电容器164,可W容易地进行给予晶 体管160的栅电极的电荷的保留W及已存储的数据的读取。
[0169] 同时，关于包含上述多个存储器单元的半导体装置，为了抑制每存储容量的成本， 由每个存储器单元占有的区域的减小变成问题。为了解决问题，例如，在图8A所图示的NAND 半导体装置中，每个串联连接的晶体管160形成为具有如图9A的截面图图示的运样的结构， 由此可W减小每个存储器单元所占有的区域。注意图9A对应于沿图9B的线C1-C2和D1-D2取 的截面。
[0170] 在图9A所图示的半导体装置中，提供于衬底100之上的晶体管160经由高浓度杂质 区域120(也简称作杂质区域)和金属化合物区域124连接到邻近的晶体管160。即，提供于晶 体管160之间的高浓度杂质区域120和金属化合物区域124起到一个晶体管160的源极区域 和另一个晶体管160的漏极区域的作用。
[0171] 此外，提供层间绝缘层126和层间绝缘层128来覆盖晶体管160。此外，在彼此串联 连接的多个晶体管160的一端上，形成通过在层间绝缘层126和层间绝缘层128中形成的开 口而电连接到金属化合物区域124的电极192。
[0172] 此处，由于晶体管160与实施例1的图1A和图1B所图示的晶体管160具有几乎相同 的结构，所W对于图9A和图9B所图示的晶体管160的描述，可W参照图1A和图1B的描述。注 意在本实施例中，为了获取晶体管160的高度集成，不提供图1A和图1B所图示的侧壁绝缘层 118。
[0173] 此外，图9A所图示的结构不仅可W用于图8A所图示的NAND半导体装置，也可W用 于图8B所图示的NOR半导体装置。例如，在图8B中，邻近行中的存储器单元可对称地安排，并 且邻近行中的存储器单元的晶体管160可W经由高浓度杂质区域120和金属化合物区域124 彼此连接。在此情况下，至少两个晶体管160经由高浓度杂质区域120和金属化合物区域124 而彼此连接。
[0174] 当多个晶体管160W此方式彼此连接时，可W获取晶体管160和存储器单元190的 高度集成。因此，可W抑制半导体装置的每存储容量的成本。
[0175] 在本实施例中描述的结构、方法等可W合适地与其他实施例的任何结构、方法等 组合。
[0176] [实施例4] 接着，在图10A和图10B中图示半导体装置的修改的例子。
[0177] 图10A所图示的半导体装置是图1A所图示的半导体装置的修改的例子。
[0178] 图10A所图示的结构与图1A所图示的结构的不同之处在于电极130c电连接到提供 于衬底100之上的金属化合物区域。换句话说，在图10A中，源电极或漏电极142a和金属化合 物区域彼此电连接，然而在图ΙΑ所图示的结构中，源电极或漏电极142a和栅电极110彼此电 连接。
[0179] 利用图10A所图示的结构，可W获取具有不同于任何W上实施例中的半导体装置 的电路配置的半导体装置。
[0180] 图10B所图示的半导体装置是图6A所图示的半导体装置的修改的例子。
[0181] 图10B所图示的结构与图6A所图示的结构的不同之处在于电极130c和提供于衬底 100之上的金属化合物区域彼此电连接。换句话说，在图10B中，源电极或漏电极142a和金属 化合物区域彼此电连接，然而在图6A所图示的结构中，源电极或漏电极142a和栅电极110彼 此电连接。
[0182] 利用图10B所图示的结构，可W获取具有不同于任何W上实施例中的半导体装置 的电路配置的半导体装置。
[0183] 在本实施例中描述的结构、方法等可W合适地与其他实施例的任何结构、方法等 组合。
[0184] [实施例引 接着，参照图11A到图11E描述包含氧化物半导体的晶体管(其可W用作W上实施例(例 如实施例1)中的晶体管162等）的制造方法的另一例子。在本实施例中，对使用高度纯化的 氧化物半导体(特别地具有非晶结构）的情况作出详细描述。尽管顶栅晶体管用作下文描述 中的例子，但是晶体管的结构不限于此。
[0185] 首先，绝缘层202形成于下层衬底200之上。然后，氧化物半导体层206形成于绝缘 层202之上(参照图11A)。
[0186] 例如，下层衬底200可W是W上实施例（图1A和图1B、图6A和图6B等）中的半导体装 置的层间绝缘层128之下的结构体（S化ucture body)。对于其细节，可W参照W上实施例。 优选下层衬底200的表面尽可能平坦。例如，在表面上高度差可小于或等于5nm，或优选通过 化学机械抛光法(CMP法)等而小于或等于1皿。此外，表面粗糖度的均方根值(RMS)可小于或 等于2nm，或优选小于或等于0.4nm。
[0187] 绝缘层202用作基极并且可类似于W上实施例中示出的绝缘层138、绝缘层 144等的方式形成。对于绝缘层202的细节，可W参照W上实施例。注意优选形成绝缘层202 W致尽可能少地包含氨或水。
[0188] 作为氧化物半导体层206,可W使用任何下列氧化物半导体：In-Sn-Ga-Zn-0基氧 化物半导体，其是四成分金属氧化物；In-Ga-化-0基氧化物半导体、In-Sn-Zn-0基氧化物半 导体、In-Al-ai-0基氧化物半导体、Sn-Ga-ai-0基氧化物半导体、Al-Ga-ai-0基氧化物半导 体、或Sn-Al-ai-O基氧化物半导体，其是Ξ成分金属氧化物；In-Zn-0基氧化物半导体、Sn- 化-0基氧化物半导体、Al-ai-O基氧化物半导体、Zn-Mg-0基氧化物半导体、Sn-Mg-0基氧化 物半导体、或In-Mg-0基氧化物半导体，其是双成分金属氧化物；或In-0基氧化物半导体、 Sn-0基氧化物半导体，或化-0基氧化物半导体。
[0189] 特别地，当没有电场时In-Ga-化-0基氧化物半导体材料具有充分高的电阻从而可 W获取充分低的截止电流。此外，具有高的场效应迁移率，In-Ga-化-0基氧化物半导体材料 适用于半导体装置。
[0190] In-Ga-化-0基氧化物半导体材料的典型例子由InGa化(Zn0)m(m>0)表示。氧化物 半导体材料的另一例子由InM化（Zn0)m(m>0)表示，其中使用Μ代替Ga。此处，Μ指代从嫁 (Ga)、侣(Al)、铁(Fe)、儀(Ni)、儘(Mn)、W及钻(Co)等选择的一个或多个金属元素。例如，M 可W是GaXa和AlXa和Fe、(ia和NiXa和Mn、Ga和Co等。注意前述成分仅是从晶体结构获取 的例子。
[0191] 作为用于由瓣射法制造氧化物半导体层206的祀，可W使用由In:Ga:Zn=l:x:y(x 大于或等于0并且y大于或等于0.5并且小于或等于5)的组分配方表示的祀。例如，还可W使 用具有In:Ga:ai=l: 1:1[原子比](x=l并且y=l)(即，In2〇3:Ga2〇3:&iO=l: 1:2[摩尔比])的组 分比的祀。此外，还可W使用具有In: Ga:化=1:1:0.5 [原子比](x=l并且y=0.5)的组分比的 革己，具有In:Ga:ai=l: 1:2[原子比](x=l并且y=2)的组分比的勒1，或具有In:Ga:ai=l :0:1[原 子比](x=〇并且y=l)的组分比的祀。
[0192] 金属氧化物祀中的金属氧化物的相对密度大于或等于80%，优选大于或等于95%， 并且更优选地大于或等于99.9%。具有高相对密度的金属氧化物祀的使用使形成具有致密 的结构的氧化物半导体层206成为可能。
[0193] 在本实施例中，使用In-Ga-化-0基金属氧化物祀通过瓣射法形成具有非晶结构的 氧化物半导体层206。
[0194] 在其中形成氧化物半导体层206的气氛优选是稀有气体(典型地氣)气氛、氧气氛、 或包含稀有气体(典型地氣)和氧的混合气氛。具体地，例如，优选使用高纯度的气体气氛， 从中移除杂质(例如氨、水、氨氧基、或氨化物)到Ippm或更少(优选，1化pb或更少)的浓度。 [01%]在形成氧化物半导体层206时，例如，在保持减压下的处理室中放置衬底，并且衬 底加热到高于或等于l〇〇°C并且低于550°C、优选高于或等于200°C并且低于或等于400°C的 溫度。然后，从中移除氨、水等的瓣射气体引进到处理室并且移除处理室中的水分，由此使 用前述祀形成氧化物半导体层206。形成氧化物半导体层206并且加热衬底，W便可W减小 包含于氧化物半导体层206中的杂质。此外，可W减小由于瓣射引起的损害。为了移除处理 室中剩余的水分，优选使用捕获真空累。例如，可W使用低溫累、离子累、或铁升华累。备选 地，还可W使用配备有冷阱的满轮分子累。由于从用低溫累抽空的处理室中移除氨、水等， 所W可W减小氧化物半导体层206中的杂质浓度。
[0196] 氧化物半导体层206可W在下列条件下形成，例如:衬底和祀之间的距离是170mm; 压力是0.4Pa;直流(DC)功率是0.5kW;并且气氛是氧（氧的比例是100 % )，氣（氣的比例是 100%)，或包含氧和氣的混合气氛。注意由于可W减小尘埃(例如在沉积时形成的粉末物质） 并且可W统一厚度分布，所W优选使用脉冲直流(DC)电源。氧化物半导体层206的厚度是 化m到200nm(含），优选5nm到30nm(含）。注意依赖于待使用的氧化物半导体材料、半导体装 置的预期用途等，氧化物半导体层的适当厚度不同；因此，可根据材料、预期用途等来确定 厚度。
[0197] 注意在用瓣射法形成氧化物半导体层206之前，优选进行反瓣射(其中用引进的氣 气体产生等离子体），W便移除绝缘层202的表面上的尘埃。此处，反瓣射是离子与待处理的 表面相撞W便修改表面的方法，与离子与瓣射祀相撞的正常瓣射相对。使离子与待处理的 表面相撞的方法的例子是在氣气氛中将高频电压施加于待处理的表面W便接近衬底产生 等离子体的方法。注意可W使用氮、氮、氧等气氛来取代氣气氛。
[0198] 接着，通过例如使用掩模的蚀刻等方法处理氧化物半导体层206,由此形成岛状氧 化物半导体层206a。
[0199] 作为氧化物半导体层206的蚀刻方法，可W采用干蚀刻或湿蚀刻。不必说可W组合 使用干蚀刻和湿蚀刻。依赖于材料合适地设置蚀刻条件(例如，蚀刻气体或蚀刻剂、蚀刻时 间、W及溫度）W便氧化物半导体层可W蚀刻成所希望的形状。可类似于W上实施例中 示出的氧化物半导体层的方式蚀刻氧化物半导体层206。对于蚀刻条件等的细节，可W参照 W上实施例。
[0200] 此后，优选对氧化物半导体层206a进行热处理(第一热处理）。通过第一热处理，可 W移除氧化物半导体层206a中的过量的氨(包含水和氨氧基），可W对准氧化物半导体层的 结构，并且可W减小氧化物半导体层206a中的能隙的缺陷水平。例如，在高于或等于300°C 并且低于550°C，或高于或等于400°C并且低于或等于500°C的溫度进行第一热处理。注意在 蚀刻之后进行热处理的情况下，优势在于即使当使用湿蚀刻时，也可W缩短用于蚀刻的时 间。
[0201] 热处理可运样的方式进行，例如，下层衬底200引进到使用电阻加热元件等的 电炉，然后在氮气氛中W450°C加热一个小时。在热处理期间，氧化物半导体层206a不暴露 于空气W便可W防止水或氨的进入。
[0202] 热处理器件不限于电炉并且可W是用于通过来自介质（例如热的气体）的热传导 或热福射来加热待处理的对象的器件。例如，可W使用快速热退火(RTA)器件(例如气体快 速热退火(GRTA)器件或灯快速热退火(LRTA