个，并且第四布线(第四线，也被称作第二信号线）电连接到晶体管162的栅电极。此外，晶体 管160的栅电极W及晶体管162的源电极和漏电极中的一个电连接到电容器164的一个电 极。第五布线(第五线，也被称作字线）电连接到电容器164的另一个电极。
[0055] 由于包含除氧化物半导体W外的材料的晶体管160可充分高速操作，所W通 过使用晶体管160可高速读出已存储的数据。此外，包含氧化物半导体的晶体管162具 有极其低的截止电流。由于此原因，通过关闭晶体管162可W保留晶体管160的栅电极的电 位极其长的时间。通过提供电容器164,可W容易地进行给予晶体管160的栅电极的电荷的 保留w及已存储的数据的读取。
[0056] 本实施例中的半导体装置使用可W保留晶体管160的栅电极的电位的特性，从而 如下地写入、保留、W及读取数据。
[0057] 首先，描述数据的写入W及保留。首先，将第四布线的电位设置为晶体管162打开 时的电位，W便打开晶体管162。因此，向晶体管160的栅电极和电容器164的一个电极供应 第Ξ布线的电位。即，给予晶体管160的栅电极预定的电荷(写入）。此处，给出给予不同电位 电平的任何两个电荷(在下文中也被称作低电平电荷和高电平电荷）。此后第四布线的电位 设置为晶体管162关闭时的电位，W便关闭晶体管162。从而保留给予晶体管160的栅电极的 电荷(保留）。
[0058] 由于晶体管162的截止电流显著地小，所W晶体管160的栅电极的电荷长时间保 留。
[0059] 第二，将描述数据的读取。通过向第五布线供应适当的电位(读取电位)而向第一 布线供应预定的电位(恒定电位），第二布线的电位依赖于保留在晶体管160的栅电极中的 电荷量而改化。运是因为一般而言，当晶体管160为η沟道晶体管时，在给予晶体管160的栅 电极高电平电荷的情况下的表现阔值电压Vth_H低于在给予晶体管160的栅电极低电平电荷 的情况下的表现阔值电压Vth_L。此处，表现阔值电压是指打开晶体管160所需要的第五布线 的电位。从而第五布线的电位设置为介于Vth_^PVth_L之间的电位Vo，由此可W确定给予晶体 管160的栅电极的电荷。例如，在写入中给予高电平电荷的情况下，当第五布线的电位设置 为Vo(>Vth_H)时，打开晶体管160。在写入中给予低电平电荷的情况下，即使当第五布线的电 位设置为V〇( <Vth_L)，晶体管160也保持在截止状态中。因此，通过第二线的电位可W读取已 存储的数据。
[0060] 注意在未读出数据的情况下，无论晶体管160的栅电极的状态，都可W给予第五布 线晶体管160关闭时的电位，即，小于Vth_H的电位。备选地，无论晶体管160的栅电极的状态， 可W给予第五布线晶体管160打开时的电位，即，高于电位。
[0061] 第Ξ，将描述数据的重写。W与数据的写入和保留的方式类似的方式进行数据的 重写。即，第四布线的电位设置为晶体管162打开时的电位，由此打开晶体管162。因此，向晶 体管160的栅电极和电容器164的一个电极供应第Ξ布线的电位(与新数据相关的电位）。此 后第四布线的电位设置为晶体管162关闭时的电位，由此关闭晶体管162。因此，给予晶体管 160的栅电极与新数据相关的电荷。
[0062] 在根据本文所公开的发明的半导体装置中，通过如上所述的数据的另一写入可W 直接地重写数据。由于此原因，不需要对于闪存等必要的擦除操作，W便可W防止由于擦除 操作引起的操作速度减小。换句话说，可W实现半导体装置的高速操作。
[0063] 注意晶体管162的源电极或漏电极电连接到晶体管160的栅电极，从而具有类似于 用于非易失性存储器元件的浮栅晶体管的浮栅的效果。因此，在一些情况下，在图中晶体管 162的源电极或漏电极电连接到晶体管160的栅电极的部分被称作浮栅部分FG。当晶体管 162截止时，浮栅部分FG可W认为嵌入绝缘体中从而电荷保留在浮栅部分FG中。包含氧化物 半导体的晶体管162中的截止电流量小于或等于包含娃半导体等的晶体管160的截止电流 量的十万分之一;从而可忽略由于晶体管162的漏电流引起的浮栅部分FG中积累的电荷的 丢失。即，利用包含氧化物半导体的晶体管162,可W实现非易失性存储器装置。
[0064] 例如，当室溫下的晶体管162的截止电流密度为近似lOzA/皿（IzA(zeptoampere) 是IX 10-21Α)并且电容器164的电容值近似Ip即寸，数据可W保留106秒或更久。不必说保留 时间依赖于晶体管特性和电容值。
[0065] 另外，在此情况下，可W避免传统的浮栅晶体管中指出的栅极绝缘膜（隧道绝缘 膜)的退化问题。换句话说，可W解决由于电子注入到浮栅引起的栅极绝缘膜的退化问题。 因此，在本实施例所描述的半导体装置中，原则上对写入次数没有限制。此外，传统的浮栅 晶体管中写入或擦除所需的高压是不必要的。
[0066] 部件(例如在图3A1的半导体装置中的晶体管)可W视为用电阻器和电容器形成并 且用图3A2所图示的运样的电路取代。即，在图3A2中，晶体管160和电容器164的每个视为包 含电阻器和电容器。R1和C1分别指代电容器164的电阻值和电容值。电阻值R1与依赖于电容 器164所包含的绝缘层的电阻值对应。R2和C2分别指代晶体管160的电阻值和电容值。电阻 值R2与依赖于晶体管160处于导通状态时的栅极绝缘层的电阻值对应。电容值C2对应于所 谓的栅极电容器(形成于栅电极W及源电极或漏电极之间的电容器）的值。注意由于电阻值 R2只指代晶体管160的栅电极和沟道形成区域之间的电阻值，所W为了阐明运一点，由虚线 指代连接的部分。
[0067] 假定在晶体管162处于截止状态的情况下的源电极和漏电极之间的电阻值（也称 作有效电阻)是R0S，当满足R1含R0S并且R2含R0S时，电子保留期（也被称作数据保留期）主 要由晶体管162的截止电流确定。
[0068] 另一方面，当不满足条件时，即使晶体管162的截止电流足够小，也难W充分确保 保留期。运是因为除发生在晶体管162中的漏电流W外的漏电流很大。从而可W说在本实施 例中公开的半导体装置令人满意地保证W上关系。
[0069] 同时，希望满足C1>C2。运是因为如果C1较大，则当第五布线控制浮栅部分FG的电 位时(例如，在读取时），可W将第五布线的电位抑制得低。
[0070] 当保证W上关系时，可W实现更优选的半导体装置。在本实施例中，由栅极绝缘层 108、栅极绝缘层146等控制R1和R2。相同的应用于C1和C2。因此，令人满意地合适地设置栅 极绝缘层的材料、厚度等来保证W上关系。
[0071] 图3B图示与W上半导体装置部分不同的半导体装置。在图3B所图示的半导体中， 晶体管160的栅电极、晶体管166的源电极和漏电极中的一个、W及电容器164的一个电极彼 此电连接。第一布线和晶体管160的源电极彼此电连接。第二布线和晶体管160的漏电极彼 此电连接。第Ξ布线W及晶体管166的源电极和漏电极的另一个彼此电连接。第四布线和晶 体管166的第一栅电极彼此电连接。第五布线和电容器164的另一个电极彼此电连接。第六 布线和晶体管166的第二栅电极彼此电连接。与施加于第四布线的电位相同的电位可W施 加于第六布线。备选地，与施加于第四布线的电位不同的电位可W施加于第六布线，使得独 立于第四布线来控制。
[0072] 换句话说，图3B所图示的半导体装置具有用晶体管166(其具有第二栅电极)取代 图3A1中的半导体装置的晶体管162的结构。因此，在图3B中的半导体装置中，除在图3A1的 半导体装置中获取的效果W外，还可W获取容易控制晶体管166的电特性(例如，阔值电压） 的效果。例如，当负电位施加于第六布线时，可W容易地使晶体管166作为通常关闭 (normall^off )的晶体管。
[0073] 注意在W上描述中使用电子是多数载流子的η沟道晶体管；不必说可W使用空穴 是多数载流子的P沟道晶体管来代替η沟道晶体管。
[0074] <用于制造半导体装置的方法> 接着，将在下文中描述在图1Α和图1BW及图3Α1所图示的用于制造半导体装置的方法 的例子。首先，W下将参照图4Α到图4Η描述用于制造下部分中的晶体管160的方法，然后将 参照图5Α到图祀描述用于制造上部分中的晶体管162和电容器164的方法。
[0075] <用于制造下部分中的晶体管的方法> 首先，准备包含半导体材料的衬底1〇〇(参照图4Α)。作为包含半导体材料的衬底100,可 W使用用娃、碳化娃等制作的单晶半导体衬底或多晶半导体衬底；用娃错等制作的化合物 半导体衬底；SOI衬底等。此处，描述使用单晶娃衬底作为包含半导体材料的衬底100的例 子。注意一般而言，术语"SOI衬底"意味着娃半导体层提供于绝缘表面上的衬底。在本说明 书等中，术语"SOI衬底"在其种类中还包含使用除娃W外的材料形成的半导体层提供于绝 缘表面之上的衬底。即，包含于"SOI衬底"中的半导体层不限于娃半导体层。此外，SOI衬底 可W是具有半导体层提供于绝缘衬底(例如玻璃衬底)之上W及绝缘层提供于其间的结构 的衬底。
[0076] 作为用于形成元件隔离绝缘层的掩模起作用的保护层102形成于衬底100之上(参 照图4A)。作为保护层102,例如可W使用用氧化娃、氮化娃、氮氧化娃等形成的绝缘层。注意 在此步骤之前或之后，为了控制晶体管的阔值电压，可W向衬底100添加赋予η型导电性的 杂质元素或赋予Ρ型导电性的杂质元素。当使用娃形成半导体时，憐、神等可W用作赋予η型 导电性的杂质。棚、侣、嫁等可W用作赋予Ρ型导电性的杂质。
[0077] 接着，使用保护层102作为掩模来蚀刻在不用保护层102覆盖的区域(曝光区域）中 的部分衬底100。从而形成隔离的半导体区域1〇4(参照图4Β)。作为蚀刻，优选进行干蚀刻， 但也可W进行湿蚀刻。可W依赖于待蚀刻的层的材料来合适地选择蚀刻气体和蚀刻剂。
[0078] 然后，形成绝缘层来覆盖半导体区域104,并且选择性地移除与半导体区域104重 叠的区域中的绝缘层，W便形成元件隔离绝缘层1〇6(参照图4Β)。使用氧化娃、氮化娃、氮氧 化娃等形成绝缘层。作为用于移除绝缘层的方法，可W采用任何蚀刻处理和抛光处理(例如 CMP)。注意在半导体区域104形成之后或在元件隔离绝缘层106形成之后移除保护层102。
[0079] 接着，绝缘层形成于半导体区域104之上，并且包含导电材料的层形成于绝缘层之 上。
[0080] 绝缘层W后作为栅极绝缘层起作用，并且由CVD法、瓣射法等形成为氧化娃膜、氮 氧化娃膜、氮化娃膜、氧化给膜、氧化侣膜、氧化粗膜等的单层或包含任何W上膜的叠层。备 选地，可此方式形成绝缘层W使半导体区域104的表面由高密度等离子体处理或热氧 化处理而氧化或氮化。可W使用例如稀有气体(例如化、Ar、Kr、或Xe似及气体(例如氧、氧 化氮、氨、氮、或氨）的混合气体来进行高密度等离子体处理。对绝缘层的厚度没有特别的限 审IJ，但绝缘层可W形成于例如大于或等于Inm并且小于或等于lOOnm的范围内。
[0081] 可W使用金属材料(例如侣、铜、铁、粗、或鹤)形成包含导电材料的层。可W使用半 导体材料(例如多晶娃)形成包含导电材料的层。对形成包含导电材料的层的方法没有特别 的限制，并且可W采用各种沉积法(例如蒸发法、CV的去、瓣射法、或旋涂法）。注意本实施例 描述使用金属材料形成包含导电材料的层的情况的例子。
[0082] 此后通过选择性地蚀刻绝缘层和包含导电材料的层而形成栅极绝缘层108和栅电 极11〇(参照图40。
[0083] 接着，形成覆盖栅电极110的绝缘层112(参照图4C)。然后添加憐(P)、神(As)等到 半导体区域104,由此形成具有浅的结深度的杂质区域114(参照图4C)。注意此处添加憐或 神W形成η沟道晶体管;在形成P沟道晶体管的情况下，可W添加例如棚(B)或侣(A1)等杂质 元素。通过杂质区域114的形成，沟道形成区域116形成于栅极绝缘层108W下的半导体区域 104中（参照图4C)。此处，可W合适地设置添加的杂质浓度；当半导体元件的尺寸极端地降 低时，优选增加浓度。此处采用杂质区域114形成于绝缘层112的形成之后的步骤;备选地， 绝缘层112可W形成于杂质区域114的形成之后。
[0084] 接着，形成侧壁绝缘层118(参照图4D)。绝缘层形成为覆盖绝缘层112,然后经受高 度各向异性的蚀刻，由此可自对准方式形成侧壁绝缘层118。此时，优选部分蚀刻绝缘 层112 W便暴露栅电极110的顶面和杂质区域114的顶面。
[0085] 然后，形成绝缘层W覆盖栅电极110、杂质区域114、侧壁绝缘层118等。然后将憐 (Ρ)、神(As)等添加到杂质区域114的与绝缘层接触的区域，由此形成高浓度杂质区域120 (参照图4E)。此后，移除绝缘层，并且形成金属层122W覆盖栅电极110、侧壁绝缘层118、高 浓度杂质区域120等（参照图4E)。可W采用各种沉积法(例如真空蒸发法、瓣射法、或旋涂 法)来形成金属层122。优选使用与包含于半导体区域104中的半导体材料起反应的金属材 料将金属层122形成为低电阻金属化合物。运样的金属材料的例子包含铁、粗、鹤、儀、钻、W 及销。
[0086] 接着，进行热处理W便金属层122与半导体材料起反应。从而形成与高浓度杂质区 域120接触的金属化合物区域124(参照图4F)。注意当使用多晶娃等形成栅电极110时，也在 与金属层122接触的栅电极110的区域中形成金属化合物区域。
[0087] 作为热处理，例如可W采用用闪光灯的照射。尽管不必说可W使用另一热处理方 法，但是为了改善在金属化合物的形成中的化学反应的可控性，优选使用可W实现极其短 时间的热处理的方法。注意金属化合物区域由金属材料和半导体材料的反应形成并且具有 充分高的导电性。金属化合物区域的形成可W适当地减小电阻并且改善元件特性。注意是 在形成金属化合物区域124之后移除金属层122。
[0088] 然后，形成层间绝缘层126和层间绝缘层128W覆盖在W上步骤中形成的部件（参 照图4G)。可W使用无机绝缘材料(例如氧化娃、氮氧化娃、氮化娃、氧化给、氧化侣、或氧化 粗)来形成层间绝缘层126和128。此外，可W使用有机绝缘材料(例如聚酷亚胺或丙締酸树 月旨)来形成层间绝缘层126和128。尽管此处的层间绝缘层具有包含两个层(层间绝缘层126 和层间绝缘层128)的结构，但是层间绝缘层的结构不限于此。在层间绝缘层128形成之后， 优选用CMP、蚀刻等来平面化层间绝缘层128的表面。
[0089] 然后，到达金属化合物区域124的开口形成于层间绝缘层中，并且源电极或漏电极 130a和源电极或漏电极13化形成于开口中（参照图4H)。可W W此方式(例如，由PVD法、CVD 法等在包含开口的区域中形成导电层，然后由蚀刻、CMP等移除部分导电层)来形成源电极 或漏电极130a和源电极或漏电极130b。
[0090] 具体地，能采用运样的方法，例如，在其中由PVD法在包含开口的区域中形成薄的 铁膜并且由CVD法形成薄的氮化铁膜，然后，鹤膜形成为嵌入开口中。此处，由PVD法形成的 铁膜具有减小在其之上形成铁膜的氧化膜(例如，自然氧化膜)的表面w降低与下电极(此 处例如金属化合物区域124)的接触电阻的功能。形成于铁膜的形成之后的氮化铁膜具有防 止导电材料的扩散的势垒功能。在铁、氮化铁等的势垒膜形成之后，可W由电锻法形成铜 膜。
[0091] 注意在通过移除部分导电层形成源电极或漏电极130a和源电极或漏电极13化的 情况下，优选进行过程W便表面平面化。例如，当在包含开口的区域中形成薄的铁膜或薄的 氮化铁膜然后鹤膜形成为嵌入开口中时，移除过量的鹤、铁、氮化铁等并且可W由后续的 CMP改善表面的平面性。W此方式平面化包含源电极或漏电极130a和源电极或漏电极13化 的表面，W便在W后的步骤中可W良好地形成电极、布线、绝缘层、半导体层等。
[0092] 注意此处只示出与金属化合物区域124接触的源电极或漏电极130a和源电极或漏 电极130b;然而，还可W在运一步骤中形成与栅电极110等接触的电极130c。对用于源电极 或漏电极130a和源电极或漏电极130b的材料没有特别的限制，并且可W使用各种导电材 料。例如，可W使用例如钢、铁、铭、粗、鹤、侣、铜、钦、或筑等导电材料。考虑到W后进行的热 处理，优选使用具有足够高的耐热性W承受W后进行的热处理的材料来形成源电极或漏电 极130a和源电极或漏电极13化。
[0093] W此方式，使用包含半导体材料的衬底100形成晶体管160(参照图4H)。注意在W 上步骤之后可W进一步形成电极、布线、绝缘层等。当布线具有包含层间绝缘层和导电层的 分层结构的叠层结构时，可W提供高度集成的半导体装置。
[0094] <用于制造上部分中的晶体管的方法> 接着，将参照图5A到图祀描述用于在层间绝缘层128之上制造晶体管162的步骤。注意 图5A到图祀图示用于在层间绝缘层128之上制造电极、晶体管162等的步骤；因此，忽略了放 置在晶体管162之下的晶体管160等的细节。
[0095] 首先，绝缘层138形成于层间绝缘层128、源电极或漏电极130a、源电极或漏电极 130b、W及电极130c之上。可W通过PV的去、CV的去等形成绝缘层138。可W使用无机绝缘材料 (例如氧化娃、氮氧化娃、氮化娃、氧化给、氧化侣、或氧化粗)形成绝缘层138。注意绝缘层 138起到晶体管162的基极的作用。不必提供绝缘层138。
[0096] 接着，在绝缘层138中形成到达源电极或漏电极130a、源电极或漏电极13化、W及 电极130c的开口（参照图5A)。可W通过例如使用掩模的蚀刻等方法形成开口。可W由使用 光掩模等的曝光形成掩模。湿蚀刻或干蚀刻可W用作蚀刻；依据微细加工而优选使用干蚀 亥IJ。注意在不提供绝缘层138的情况下，可忽略运一步骤。
[0097] 接着，形成源电极或漏电极142a、源电极或漏电极14化、电极142c、W及电极142d (参照图5B)。可W W此方式形成源电极或漏电极142a、源电极或漏电极14化、电极142c、W 及电极142d使导电层形成为覆盖绝缘层138然后被选择性地蚀刻。
[0098] 可W由PV的去(典型地由瓣射法)或CV的去(例如等离子体CV的去)形成导电层。作为 导电层的材料，可W使用从侣、铭、铜、粗、铁、钢、或鹤中选择的元素;包含任何运些元素作 为成分的合金等。备选地，可W使用从儘、儀、错、被、W及社中选择的一个或多个材料。可W 使用侣组合从铁、粗、鹤、钢、铭、钦、或筑选择的一个或多个元素。导电层可具有单层结构或 包含两个或者更多层的叠层结构。例如，导电层可具有包含娃的侣膜的单层结构、在侣膜之 上层叠铁膜的两层结构，或铁膜、侣膜、W及铁膜W此顺序层叠的Ξ层结构。
[0099] 还可W使用导电金属氧化物形成导电层。作为导电金属氧