相互连接分布且顶面齐平，所述伪栅极结构包括位于半导体 衬底10表面的栅介质层11、位于所述栅介质层11表面的保护金属层12和位于所述保护金 属层12表面的伪栅层13。
[0034] 所述栅介质层11还包括位于半导体衬底10表面的第一栅介质层和位于所述第一 栅介质层表面的第二栅介质层，所述第一栅介质层和第二栅介质层未在图1中示出。
[0035] 所述介质层包括位于伪栅极结构侧壁及未被伪栅极结构覆盖的半导体衬底10表 面的第一介质层14,和覆盖所述第一介质层14的第二介质层15。
[0036] 所述半导体衬底10为娃衬底、错衬底或绝缘体上娃衬底。
[0037] 所述第一栅介质层为厚度2A~lOA的Si〇2或者SiON，在本实施例中，W Si〇2的 第一栅介质层为例作示范性说明。
[0038] 所述第二栅介质层为厚度5Α--30Λ的Hf〇2、HfON、Zr〇2或者ZrON，在本实施例中， W Hf〇2的第二栅介质层为例作示范性说明。
[0039] 所述保护金属层12为厚度lOA~20Λ的Ti、TiN、TaN、Ta、TaC或者TaSiN，在本实 施例中，W TiN的保护金属层12为例作示范性说明。
[0040] 所述伪栅层13为多晶娃，所述多晶娃的伪栅层13厚度为500Λ~700Λ。
[0041] 所述第一介质层14的材料为氮化娃、氮氧化娃或者碳氧化娃。所述第二介质层15 的材料为氧化娃。
[0042] 参考图2,去除所述伪栅层13,形成沟槽16,所述沟槽16暴露出保护金属层12表 面。
[0043] 去除所述伪栅层13的工艺可W为干法刻蚀，作为一个实施例，所述干法刻蚀的刻 蚀气体为皿r、化、SFe、NFs、〇2、Ar、He、化、CH2F2、CHFs和CH3F中一种或几种，刻蚀气体的流 量为20sccm~700sccm，偏压为50V~600V，功率为100W~600W，温度为30°C~70°C。
[0044] 参考图3,形成填充满所述沟槽16的金属栅极，所述金属栅极与介质层顶面齐平。
[0045] 所述金属栅极包括覆盖沟槽16侧面及底面的功能层17,和覆盖所述功能层17的 栅极金属层18。
[0046] 形成所述金属栅极的步骤，包括：形成覆盖介质层及沟槽16侧面、底面的功能层 薄膜；形成覆盖所述功能层薄膜的栅极金属层薄膜，所述栅极金属层薄膜填充满沟槽16剩 余部分；W介质层顶面为停止层对所述功能层薄膜和栅极金属层薄膜进行化学机械抛光， 形成功能层17和栅极金属层18。
[0047] 所述功能层 17 的材料为 Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN 中的一种或几 种，厚度为20A~60/\，形成所述功能层薄膜的工艺为物理气相沉积或者原子层沉积。
[0048] 所述栅极金属层18的材料为铅，形成所述栅极金属层薄膜的工艺为物理气相沉 积。
[0049] 对上述实施例进行研究发现，由所述金属栅极形成的器件电学性能不稳定、电学 参数波动大，且金属栅极的可靠性低、开关能耗高，甚至有器件失效的情况。在进一步研究 后，发现造成上述现象的原因是保护金属层12中含有较高的杂质量，且保护金属层12中的 氧元素含量较高，造成其电阻值异常。
[0050] 通过进一步研究发现，造成上述现象的原因来自去除伪栅层13形成沟槽16的工 艺。所述去除伪栅层13的工艺为干法刻蚀，采用的气体包含有皿r、C!2、〇2、^、C&F2、CHF3 和CH3F，所述几种气体在等离子体状态下具有了一定的速度和能量，在干法刻蚀去除伪栅 层13暴露出保护金属层12的过刻蚀阶段，会将具有能量的C、Br、C1和0元素渗杂进入保 护金属层12,使保护金属层12中杂质元素 C、化和C1含量升高、影响了器件电学性能，进 而导致了器件的电学性能不稳定甚至失效。渗杂元素 0的升高则增大了保护金属层12的 电阻值，器件开关能耗增加。
[0051] 为解决上述问题，本发明提供了一种半导体结构的形成方法实施例，通过去除伪 栅层之后的等离子体改性工艺，降低保护金属层中C、Br、Cl和0元素的含量，从而为器件电 学性能带来有益改善。
[0052] 为使本方法的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方法 的【具体实施方式】做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比 例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实 际制作中应包含长度、宽度及深度的Η维空间尺寸。
[0053] 参考图4,提供半导体衬底100,所述半导体衬底100表面形成有伪栅极结构和介 质层，所述伪栅极结构和介质层相互连接分布且顶面齐平，所述伪栅极结构包括位于半导 体衬底100表面的栅介质层101、位于所述栅介质层101表面的保护金属层102和位于所述 保护金属层102表面的伪栅层103。
[0054] 所述栅介质层101还包括位于半导体衬底100表面的第一栅介质层和位于所述第 一栅介质层表面的第二栅介质层，所述第一栅介质层和第二栅介质层未在图4中示出。
[0055] 所述介质层包括位于伪栅极结构侧壁及未被伪栅极结构覆盖的半导体衬底100 表面的第一介质层104,和覆盖所述第一介质层104的第二介质层105。
[0056] 所述半导体衬底100为娃衬底、错衬底或绝缘体上娃衬底。在本实施例中，W半导 体衬底100为娃衬底的情况为例，作示范性说明。
[0057] 所述第一栅介质层为厚度2法~lOA的Si〇2或者SiON，在本实施例中，W Si〇2的 第一栅介质层为例作示范性说明。
[005引所述第二栅介质层为厚度5A~30A的Hf02、HfON、Zr02或者ZrON，在本实施例中， W册化的第二栅介质层为例作示范性说明。
[0059] 所述保护金属层102为厚度10Λ~20Λ的Ti、TiN、TaN、Ta、TaC或者TaSiN，在本 实施例中，W TiN的保护金属层102为例作示范性说明。
[0060] 所述伪栅层103为多晶娃，所述多晶娃的伪栅层103厚度为5001~700A。
[0061] 形成所述伪栅极结构的步骤，包括；在半导体衬底100表面形成第一栅介质层薄 膜；在第一栅介质层薄膜表面形成第二栅介质层薄膜；在第二栅介质层薄膜表面形成保护 金属层薄膜；在保护金属层薄膜表面形成伪栅层薄膜；在伪栅层薄膜表面形成图形化的掩 模层；W所述掩模层为掩模，刻蚀所述伪栅层薄膜、保护金属层薄膜、第二栅介质层薄膜和 第一栅介质层薄膜，直至暴露出半导体衬底100表面。
[0062] 所述图形化的掩模层可W为光刻胶层，还可W为氧化娃、氮化娃、氮氧化娃、无定 形碳中的一种或多种，在本实施例中，W所述掩模层为氮化娃的情况为例作示范性说明。所 述氮化娃的图形化掩模层的形成步骤，包括；在所述伪栅层薄膜表面形成掩模材料膜；在 所述掩模材料膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极结构的对应区域； W所述图形化层为掩模，刻蚀所述掩模材料膜，直至暴露出伪栅层薄膜表面为止，形成图形 化的掩模层。
[0063] 刻蚀所述伪栅层薄膜、保护金属层薄膜、第二栅介质层薄膜和第一栅介