棉箱内的棉垛高度值以及报警信息通过CAN总线模块传送到上位机上，如果当前采集的压力传感器的搅龙压力值不是小于或等于搅龙标定的压力值，则转步骤五；
步骤四:FPGA中央处理器模块采集的棉垛高度传感器输出棉垛的高度值，判断采棉机的棉箱内棉垛的高度值是否大于或等于所标定的棉箱高度值，如果采棉机的棉箱内棉垛的高度是大于或等于棉箱内棉垛的高度值，则向FPGA中央处理器模块发送信号，FPGA中央处理器模块发出声光报警信号，以提醒工作人员棉仓已满，然后将棉仓门打开，同时，FPGA中央处理器模块向卸棉装置的齿轮转速传感器发送信号，控制采棉机的棉箱向下转动，使棉垛从棉箱内送出，并实时地分别将当前棉箱内的棉垛高度值、压力传感器的搅龙的压力值、以及报警信息通过CAN总线通讯传送到上位机显示屏上，如果采棉机的棉箱内棉垛的高度不是大于或等于棉箱内棉垛的高度值，则转至步骤五；
步骤五:压实器压力传感器的输出值为高电平，使压实器停止上升，搅龙继续转动，跳转到步骤四，循环步骤四至步骤五，即重复搅龙的正转或反转、门开关继电器吸合或断开、棉箱门打开或关闭的动作，控制棉垛从棉箱内卸出。
[0013]本发明具有如下显而易见的实质性特点和优点:本发明是一种基于FPGA的自动化棉模在线成型系统，以往棉花打包主要靠人力或离线进行，即采棉时通过人工在棉仓中将棉花踩实或者二运输到制定地点利用打包机成型，这种传统的方式不但费时、费力、增加了采棉成本，而且限制低了采棉机的采棉效率。本发明实现了棉模在线成型的自动化操作，并且提高了棉模成型的效率和采棉机的采棉效率，填补了棉模在线成型自动化领域的空白，对促进农业棉花自动收获起到了很大的促进作用。
【附图说明】
[0014]图1是本发明的总体原理图。
[0015]图2是本发明的AD采集模块原理图。
[0016]图3是本发明的CAN总线模块原理图。
[0017]图4是本发明的RS232串口模块原理图。
[0018]图5是本发明的状态量输入模块原理图。
[0019]图6是本发明的状态量输出模块原理图。
[0020]图7是本发明的电源模块原理图。
【具体实施方式】
[0021 ]下面结合附图对本发明的优选实施作进一步详细说明:
参见图1，本发明基于FPGA的棉模在线成型系统包括一个FPGA中央处理器模块91、一个AD采集模块92、一个CAN总线模块93、一个RS232串口模块94、一个状态量输入模块95、一个状态量输出模块96和一个电源模块97 40采集模块92、041总线模块93、1?232串口模块94、状态量输入模块95、状态量输出模块96和电源模块97都与FPGA中央处理器模块91连接。
[0022]FPGA中央处理器模块是由FPGA控制芯片、时钟电路、复位电路、SDRAM存储芯片、EEPROM存储芯片、AS接口电路、JTAG接口电路构成。FPGA中央处理器模块连接AD采集模块对棉模高度传感器、搅龙压力传感器、压实器压力传感器等数据进行采集;FPGA中央处理器模块连接搅龙正反转继电器的开关决定搅龙的正、反转;FPGA中央处理器模块连接压实器继电器的开关决定压实器的上、下运动;FPGA中央处理器模块控制门开关继电器的输出，其输出值决定装卸模式，输出高电平为采棉状态，低电平为卸棉状态;FPGA中央处理器模块通过CAN总线模块与上位机进行实时通信;FPGA中央处理器模块与RS232串口模块相连，通过RS232串口下载程序，并进行系统调试;FPGA中央处理器模块连接电源模块为整个控制器供电。所述AD采集模块采集模拟信号通过滤波电路进行信号滤波、经过电压放心芯片进行模拟电压信号放大、经过AD转换芯片模拟信号转换为数字信号传入FPGA中央处理器模块。
[0023]所述状态量输入模块将采集的外部数字信号经过光电隔离芯片去除干扰信号后送入FPGA中央处理器模块。FPGA中央处理器模块对输入信号进行相应的处理。所述状态量输出模块将输出的控制信号经光电隔离芯片去除干扰信号后通过继电器驱动电路来驱动继电器。上位机通过CAN总线模块连接FPGA中央处理器模块，实现实时通信。在棉模成型系统开发时，需要通过RS232串口模块把程序下载到FPGA中央处理器模块，并且进行相应的系统调试。所述电源模块主要为24V-10V、5V-3.3V、3.3V_1.2V电源转换芯片，电源模块为整个检测系统供电。
[0024]如图2所示，AD采集模块包括第一继电器Ml、第一电阻R1、第一电容Cl、第二电容C2、运算放大器X1、第三电容C3、第二电阻R2、第三电阻R3、第四电阻R4、第一三极管Q1、第一二极管D1、AD转换芯片U10，传感器信号Sensorl+连接到第一继电器Ml的第7引脚，该第一继电器Ml的第6引脚连接第一电阻Rl和第二电阻R2，第二电阻R2的另一端接模拟地，第一电阻Rl的另一端接运算放大器Xl的第3引脚和第三电容C3，第三电容C3的另一端接模拟地，运算放大器Xl的第2引脚连接到该运算放大器Xl的第I引脚，正5V电源连接到运算放大器Xl的第8引脚和第一电容Cl的正极，第一电容Cl的负极接模拟地，第二电容C2的两端分别连接到第一电容Cl的两端，运算放大器Xl的第4引脚接模拟地，过流保护信号overcurrentl连接到第三电阻R3的一端，第三电阻R3的另一端连接第一三极管Ql的第2引脚，第四电阻R4的一端连接第一三极管Ql的第2引脚，另一端连接模拟地，第一三极管Ql的第I引脚接模拟地，第一三极管Ql的第3引脚连接第一二极管Dl的正极，第一二极管Dl的负极接5V电源，第一继电器Ml的第3引脚接模拟地，第一继电器Ml的第I引脚接第一二极管Dl的负极，第一继电器Ml的第8弓丨脚接第一二极管Dl的正极，运算放大器Xl的第I引脚的输出信号AIN_V1送入AD转换芯片UlO0
[0025]如图3所示，CAN总线模块包括第一电平转换芯片U11、CAN总线控制器U2、第五电阻R5、第六电阻R6、第三电容C3、第四电容C4、第七电阻R7、第五电容C5、晶振Z1、第六电容C6、CAN总线收发芯片Ul，FPGA中央处理器模块91输出的5V的通信信号经第一电平转换芯片Ull转换成3.3V的通信信号AD[0...7]，3.3￥的通信信号々0[0...7]送入CAN总线控制器U2的第23引脚、第24引脚、第25引脚、第26引脚、第27引脚、第28引脚、第I引脚、第2引脚，CAN总线控制器U2的第11引脚、第12引脚、第18引脚和第22引脚接5V电源，CAN总线控制器U2的第8弓丨脚、第15引脚和第21引脚接数字地，CAN总线控制器U2的第3引脚、第4引脚、第5引脚、第6引脚分别接FPGA中央处理器模块91，CAN总线控制器U2的第9引脚接晶振ZI的第2引脚，第1引脚接晶振Zl的第I引脚，第五电容C5的一端接晶振Zl的第2引脚，另一端接数字地，第六电容C6的一端接晶振Zl的第I引脚，另一端接数字地，第五电阻R5的一端接5V电源，另一端接CAN总线控制器U2的第20引脚，第六电阻R6的一端接CAN总线控制器U2的第20引脚，另一端接数字地，CAN总线控制器U2的第13引脚和第19引脚分别接CAN总线收发芯片Ul的第I引脚和第4引脚，第三电容C3的一端接数字地，另一端接5V电源，第七电阻R7的一端接5V电源，另一端接第四电容C4的正极，第四电容C4的负极接数字地，第四电容C4的正极接CAN总线控制器U2的第17引脚，CAN总线收发芯片Ul的第2引脚和第8引脚接数字地，第3引脚接5V电源，第6弓I脚、第7引脚分别接CANL、CANH。
[0026]如图4所示，RS232串口模块包括第二电平转换芯片U3、第七电容C7、第八电容C8、第九电容C9、第十电容C10，FPGA中央控制器模块91的相应引脚分别接第二电平转换芯片U3的第11引脚和第12引脚，第二电平转换芯片U3的第13引脚和第14引脚接PC机，第七电容C7的两端分别接电平转换芯片U3的第I引脚和第3引脚，第八电容CS的两端分别接第二电平转换芯片U3的第4引脚和第5引脚，第二电平转换芯片U3的第15引脚接数字地，第16引脚接3.3V电源，第九电容C9的两端分别接第二电平转换芯片U3的第2引脚和第1