个例子中，虽然移动相邻区块更靠近在一起，一或多条虚设字元线102d的存在允许完全的编程、擦除以及读取功能。因此，如图3中所示，因为两个区块串列高度自如图1以及图2中所示的半导体装置中的高度112减少至降低的串列高度302，半导体装置的尺寸可以显著的幅度减小。
[0060]应该注意的是，虽然图3绘示的串列仅具有两个区块BLKn以及BLKn+1，但可加入任何数目的额外的区块至串列。尤其是，当与图1中所示的传统的装置比较时，提供至如图3所示的配置的串列的各个额外的区块将产生更大程度的效率，这是因为当随着各个额外的区块加入多条字元线时，没有新的串列选择线108或接地选择线110加入，因此对于加入至半导体装置的各个区块，相比较于依照图1或图2配置的装置的整体串列高度，具有如图3所示的配置的装置的整体串列高度是以较小的幅度增加。
[0061]图4至图6是依照本发明实施例的使用尺寸减小的半导体装置实施示范性操作的俯视图。
[0062]图4是绘示其中使用虚设字元线102d以避免一个所选区块中由实施擦除运作在所选区块相邻区块上所造成的干扰的一实施例。关于这方面，选择区块402来擦除。此运作可施加偏压至所选区块的记忆胞。尤其是，即使当偏压施加至所选区块，虚设字元线与串列的未被选择的区块浮接。
[0063]图5是绘示其中使用虚设字元线102d在实施编程操作于所选区块上的一实施例。关于这方面，选择区块502来编程。尤其是，虚设字元线102d不需要与记忆胞关联，并且因此可不会被编程。
[0064]图6是绘示其中使用虚设字元线102d在实施读取操作于所选区块上的一实施例。在此范例中，选择区块602被读取。此操作可施加导通电压至串列的未被选择的字元线。关于这方面，借由建立较低的电压至被选择的字元线以及建立导通电压至所有其他字元线，读取操作辨识一记忆胞是否含有被捕捉的电子。因此，除了所有未被选择的字元线之外，导通电压还施加至虚设字元线。
[0065]现在请参阅图7所示，是制造依照本发明实施例的半导体装置的流程图。在步骤702中，提供一基板。在步骤704中，设置多个区块于基板上，以形成一串列，其中此多个区块的各个区块包括配置于基板上的多条字元线。在该串列的该些区块中两个相邻区块之间设有虚设字元线。在一些实施例中，虚设字元线与该些字元线之间不需有任何差异，然而在其他实施例中，虚设字元线可连接至共同接地或电压源。在步骤706中，形成与串列关联的一单一的接地选择线，其中此一单一的接地选择线是配置于多个区块的一侧。最后，在步骤708中，形成与串列关联的一单一的串列选择线，其中此一单一的串列选择线是配置于多个区块的另一侧。
[0066]因此，如上面所述，本发明提供的非易失性半导体装置、其制造方法以及其操作方法，能够减小半导体装置的尺寸并且避免边缘字元线的热电子干扰。此外，使用具有实质上尺寸减小的半导体装置，用以编程、擦除或读取记忆胞功能的操作良好。如前面所述，位于相邻区块之间的虚设字元线的数目不是固定的，且在不同的实施例中可包括不同数目的虚设字元线。关于这方面，在一些实施例中没有使用虚设线路，而间隙202可为足够的。再者，虽然为了简化，在串列中仅绘示两个相邻区块，如本发明的所有方面，可使用任何数目的区块与本发明的实施例连结。在一些实施例中，虚设字元线可包括任何适宜的技术，并且不限于任何特定的材料和/或结构。最后，虽然本发明的一些实施例包括NAND快闪记忆体装置，本发明的实施例也可用于其他非易失性半导体装置，如N0R快闪记忆体或其类似物。
[0067]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
【主权项】
1.一种尺寸减小的半导体装置，其特征在于其包括: 一基板； 多个区块，形成一串列，其中各个区块是设置于该基板上，且各个区块包括配置于该基板上的多条字元线； 一单一的接地选择线，与该串列关联，其中该单一的接地选择线是配置于该些区块的一侧；以及 一单一的串列选择线，与该串列关联，其中该单一的串列选择线是配置于该些区块的另一侧。2.根据权利要求1所述的尺寸减小的半导体装置，其特征在于其中该些区块的该些字元线定义将该串列中的各个区块与其相邻区块分离的间隙。3.根据权利要求1所述的尺寸减小的半导体装置，其特征在于其中在位于该串列的该些区块中的两相邻区块之间的间隙配置有虚设字元线，该虚设字元线是浮接或接地连接，或者该虚设字元线具有一偏压。4.一种尺寸减小的半导体装置的制造方法，其特征在于其包括以下步骤: 提供一基板； 设置多个区块于该基板上，以形成一串列，其中该些区块中的各个区块包括配置于该基板上的多条字元线； 形成与该串列关联的一单一的接地选择线，其中该单一的接地选择线是配置于该些区块的一侧；以及 形成与该串列关联的一单一的串列选择线，其中该单一的串列选择线是配置于该些区块的另一侧。5.根据权利要求4所述的尺寸减小的半导体装置的制造方法，其特征在于其中设置该些区块于该基板上的步骤包括:以该些区块的该些字元线定义将该串列中的各个区块与其相邻区块分离的间隙。6.根据权利要求4所述的尺寸减小的半导体装置的制造方法，其特征在于其还包括设置虚设字元线于分离该串列的该些区块中的两相邻区块的间隙，其中该虚设字元线是浮接或接地连接，或者该虚设字元线具有一偏压。7.一种根据权利要求3所述的尺寸减小的半导体装置的操作方法，其特征在于其包括: 选择形成该串列的该些区块中的一第一区块；以及 实施一操作于所选的该第一区块。8.根据权利要求7所述的操作方法，其特征在于其中该操作包括一擦除操作，且其中一偏压是施加至所选的该第一区块的该些字元线上，以擦除储存于所选的该第一区块的多个记忆胞中的数据，该偏压并不施加至该虚设字元线。9.根据权利要求7所述的操作方法，其特征在于其中该操作包括一编程操作，且其中一偏压是施加至所选的该第一区块的该些字元线上，以编程所选的该第一区块的多个记忆胞，该偏压并不施加至该虚设字元线。10.根据权利要求7所述的操作方法，其特征在于其中该操作包括一读取操作，且其中施加一导通电压至该虚设字元线。
【专利摘要】本发明是有关于一种尺寸减小的半导体装置及其制造方法与操作方法。该半导体装置,包括一基板以及多个区块,此多个区块形成一串列。各个区块是位于基板上且包括配置于基板上的多条字元线。串列包括一单一的接地选择线，配置于此多个区块的一侧，及一单一的串列选择线是配置于此多个区块的另一侧。在一些实施例中，此多个区块的字元线定义将串列中的各个区块与其相邻区块分离的间隙。并可在串列的区块之间的各个间隙配置一或多条虚设字元线。本发明同时还提供了的一种此半导体装置的制造方法及操作方法。借此本发明能够同时减小半导体装置的尺寸及避免边缘字元线热电子干扰。
【IPC分类】G11C16/02, H01L21/768, H01L23/528
【公开号】CN105321872
【申请号】CN201410369092
【发明人】李亚叡, 陈冠复
【申请人】旺宏电子股份有限公司
【公开日】2016年2月10日
【申请日】2014年7月30日