尺寸减小的半导体装置及其制造方法与操作方法
【技术领域】
[0001]本发明涉及的一种半导体装置及其制造方法与操作方法，特别是涉及一种避免字元线干扰的尺寸减小的半导体装置及其制造方法与操作方法。
【背景技术】
[0002]半导体装置可典型地分为需要电源以维持数据的储存的易失性半导体装置，与即使移除电源仍可保留数据的非易失性半导体装置。非易失性半导体装置的一范例是快闪记忆体装置，其大致上包括以列与行排列的记忆胞(memory cell)的一阵列。各个记忆胞包括具有栅极、漏极、源极以及被定义于漏极与源极之间的通道的一晶体管结构。各个记忆胞是位于字元线与位元线之间的交集处，在该处，栅极是连接至字元线，漏极是连接至位元线，且源极是连接至源极线，接着连接至共同接地(common ground)。传统的快闪记忆胞的栅极大致上包括双栅极结构，双栅极结构包括一控制栅极以及一浮接的栅极，其中浮接的栅极是夹置于两个介电层之间，以捕捉载子(例如电子)，以编程记忆胞。
[0003]快闪记忆体装置可接着被分为N0R或NAND快闪记忆体装置。虽然N0R快闪记忆体具有它的好处，但NAND快闪记忆体典型地可以提供较快的编程以及擦除速度，这大部分是因为其具有串联结构(serialized structure),借此可在记忆胞的串列上实施编程以及擦除操作。
[0004]尽管现存的NAND快闪记忆体具有这些优点，半导体工业越来越朝向更小且更具有性能的电子装置发展。为了在减小这类装置的尺寸的同时维持或改进它们各自的性能，装置内的元件的尺寸以及这些元件之间的距离必须被减小。
[0005]关于NAND快闪记忆体装置的问题在于维持记忆胞的性能与各自的功能阻碍了尺寸的减小。举例来说，所选晶体管与触点(contact)的传统串列高度已逐渐成为减小记忆胞尺寸的规模的障碍。因为减小字元线与源极线之间的距离会造成泄漏的问题，已证明不易到达这些尺寸。关于这方面，来自接地选择线(ground select line, GSL)的栅极引发漏极漏(Gate-1nduced Drain Leakage, GIDL)电流可以造成对于邻近高临界电压的记忆胞的热电子(hot electron, hot-E)干扰。因此，边缘字元线经常经历此干扰。
[0006]由此可见，本发明所属技术领域对于减小NAND快闪记忆体装置的尺寸，并同时降低热电子对边缘字元线干扰的可能性仍然有需求。
【发明内容】
[0007]本发明的目的在于，提供一种能够同时减小半导体装置的尺寸以及避免边缘字元线热电子干扰的尺寸减小的半导体装置及其制造方法与操作方法，所要解决的技术问题是使其自包括多个区块的串列移除接地选择线(GSLs)从而能够减小半导体装置的尺寸，同时能够降低易受热电子干扰的边缘字元线的数目。
[0008]本发明的另一目的在于，提供一种能够同时减小芯片的尺寸以及避免边缘字元线热电子干扰的尺寸减小的半导体装置及其制造方法与操作方法，所要解决的技术问题是使其使用空间(space)和/或虚设(du_y)字元线以防止在一区块中实施的操作干扰邻近区块的字元线，借此使用以编程、擦除或读取记忆胞功能的操作良好，边缘字元线的干扰被减轻，并且可以实质上减小半导体装置的尺寸。
[0009]本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种尺寸减小的半导体装置，其包括一基板以及多个区块，此多个区块形成一串列，其中各个区块是设置于基板上且包括配置于基板上的多条字元线。该串列还包括:一单一的接地选择线，与该串列关联，且配置于该串列的该些区块的一侧，及单一的串列选择线，与该串列关联，且配置于该串列的该些区块的另一侧。此尺寸减小的半导体装置可包括快闪记忆体，且特别是可包括NAND快闪记忆体。
[0010]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0011]前述的尺寸减小的半导体装置，其中此多个区块的字元线定义将串列中的各个区块与其相邻区块分离的间隙。
[0012]前述的尺寸减小的半导体装置，其中在该串列的该些区块中的两相邻区块之间的间隙配置有虚设字元线。
[0013]前述的尺寸减小的半导体装置，其中该虚设字元线是浮接的(floating)虚设字元线。
[0014]前述的尺寸减小的半导体装置，其中该虚设字元线具有偏压。
[0015]前述的尺寸减小的半导体装置，其中该虚设字元线是接地连接。
[0016]前述的尺寸减小的半导体装置，其中该虚设字元线包括多条字元线。
[0017]本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种尺寸减小的半导体装置的制造方法。此方法包括提供一基板，以及设置多个区块于基板上，以形成一串列，其中此多个区块的各个区块包括配置于基板上的多条字元线。此方法还包括形成与串列关联的一单一的接地选择线，其中此一单一的接地选择线是配置于此多个区块的一侧，并形成与串列关联的一单一的串列选择线，其中此一单一的串列选择线是配置于此多个区块的另一侧。可在此多个区块的相对的两侧上分别配置此接地选择线以及此串列选择线。
[0018]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0019]前述的尺寸减小的半导体装置的制造方法，其中设置多个区块于基板上的步骤包括:以此多个区块的字元线定义将串列中的各个区块与其相邻区块分离的间隙。
[0020]前述的尺寸减小的半导体装置的制造方法，还包括在分离多个区块中的两个相邻区块的间隙设置虚设字元线。
[0021]前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线是浮接的虚设字元线。
[0022]前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线具有偏压。
[0023]前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线是接地连接。
[0024]前述的尺寸减小的半导体装置的制造方法，其中该虚设字元线包括多条字元线。
[0025]本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种尺寸减小的半导体装置的操作方法。其包括:自形成串列的多个区块中选择一第一区块，并于所选的区块上实施一操作。
[0026]本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
[0027]前述的操作方法，其中该操作包括擦除操作，其中施加偏压至所选区块的多条字元线上，以擦除储存于所选区块的多个记忆胞中的数据，该偏压并不施加至虚设字元线。
[0028]前述的操作方法，其中该运作包括编程操作，其中施加偏压是至所选区块的多条字元线上，以编程所选区块的多个记忆胞，该偏压并不施加至虚设字元线。
[0029]前述的操作方法，其中该操作包括读取操作，施加一导通电压(pass voltage)至虚设字元线。
[0030]本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明尺寸减小的半导体装置及其制造方法与操作方法至少具有下列优点及有益效果:本发明能够同时减小半导体装置的尺寸以及避免边缘字元线热电子干扰。其通过自包括多个区块的串列移除接地选择线(GSLs)从而能够减小半导体装置的尺寸，同时能够降低易受热电子干扰的边缘字元线的数目。并且通过使用空间(space)和/或虚设(dummy)字元线可以防止在一区块中实施的操作干扰邻近区块的字元线，借此使用以编程、擦除或读取记忆胞功能