具体地，例如，使Ih= 14.2A的电流向高压侧MOS晶体管QH流过时间T H =20ms (图17中的S102)。由此，向高压侧MOS晶体管QH供给热量，从而使高压侧MOS晶体管QH发热。其结果为，高压侧MOS芯片的温度从室温上升。
[0167]接着，如图20所示，向引线VSWH施加正电压，向引线VIN施加负电压，并且向引线GH施加比阈值电压小的电压。在这种情况下，高压侧MOS晶体管QH截止，并以上述的第三动作模式进行动作。即，如图20所示，使基准电流Im从引线VSWH经由体二极管BDl流向引线VIN。此时，引线VSWH与引线VIN之间的电位差变为体二极管BDl的正向压降。此时，由于高压侧MOS芯片的温度上升，所以体二极管BDl的VF变为与上升后的温度对应的值，将该值设为VF2⑶(图17中的S103)。
[0168]像这样，能够获取与室温对应的初始值VFl(H)和与上升后的温度对应的值VF2⑶。此后，通过取初始值VFl⑶与值VF2⑶之差，来计算Δ VF⑶=VFl⑶-VF2⑶(图17中的S104)。由此，能够基于Δ VF(H)来评估高压侧MOS芯片的热阻。
[0169]接着，着眼于低压侧MOS晶体管QL。图21是示出对构成DC/DC变换器的高压侧MOS芯片的热阻进行评估的测试工序的流程的流程图。另外，图22是含有作为DC/DC变换器的构成要素的高压侧MOS晶体管QH、低压侧MOS晶体管QL以及控制电路CC在内的电路框图。
[0170]在图22中，向与低压侧MOS晶体管QL的源极区域电连接的引线PGND施加正电压，向与低压侧MOS晶体管QL的漏极区域电连接的引线VSWH施加负电压。而且，向与低压侧MOS晶体管QL的栅极电极电连接的引线GL施加比阈值电压小的电压。在这种情况下，低压侧MOS晶体管QL以上述的第三动作模式进行动作。即，如图22所示，使基准电流Im从引线PGND经由体二极管BD2流向引线VSWH。此时，引线PGND与引线VSWH之间的电位差变为体二极管BD2的正向压降。此时，若将低压侧MOS芯片置于室温下，则体二极管BD2的VF变为与室温对应的值，将该值设为初始值VFl (L)(图21中的S201)。
[0171]接着，如图23所示，向引线PGND施加正电压，向引线VSWH施加负电压，并且向引线GL施加阈值电压以上的电压。在这种情况下，低压侧MOS晶体管QL以上述的第二动作模式进行动作。即，如图23所示，使电流Il从引线PGND经由导通的低压侧MOS晶体管QL流向引线VSWH。具体地，例如，使Il= 42.8A的电流向低压侧MOS晶体管QL流过时间T L =20ms (图21中的S202)。由此，向低压侧MOS晶体管QL供给热量，从而低压侧MOS晶体管QL发热。其结果为，低压侧MOS芯片的温度从室温上升。此外，若将时间IY称为第一时间，将时间Th称为第二时间，则由于两者都是20ms，所以第一时间与第二时间是相同的，但是也可以将第一时间与第二时间设定为不同。
[0172]接着，如图24所示，向引线PGND施加正电压，向引线VSWH施加负电压，并且向引线GL施加比阈值电压小的电压。在这种情况下，低压侧MOS晶体管QL截止，以上述的第三动作模式进行动作。即，如图24所示，使基准电流Im从引线PGND经由体二极管BD2流向引线VSWH。此时，引线PGND与引线VSWH之间的电位差变为体二极管BD2的正向压降。此时，由于低压侧MOS芯片的温度上升，所以体二极管BD2的VF变为与上升后的温度对应的值，将该值设为VF2(L)(图21中的S203)。
[0173]像这样，能够获取与室温对应的初始值VFl(L)和与上升后的温度对应的值VF2 (L) ο此后，通过取初始值VFl (L)与值VF2 (L)之差，来计算Δ VF (L) = VFl (L) -VF2 (L)(图21中的S204)。由此，能够基于Δ VF(L)评估低压侧MOS芯片的热阻。如以上所述，实施评估高压侧MOS芯片的热阻以及低压侧MOS芯片的热阻的测试工序。
[0174]<测试工序中的改善余地>
[0175]由于根据本发明的发明人的研究发现，在上述的测试工序中存在如下所示的改善余地，所以针对这一点进行说明。
[0176]例如，在测试工序中，使插座端子与设于被检查器件的引线接触，进行电流从插座端子向引线的流动。
[0177]此处，由于低压侧MOS芯片与高压侧MOS芯片相比平面尺寸大，所以供给至低压侧MOS芯片的热量也比供给至高压侧MOS芯片的热量大。而且，在平面尺寸较大的低压侧MOS芯片中，为了提高热阻的测量精度，也在短时间内流过较大的电流。
[0178]具体地，在向高压侧MOS晶体管QH供给热量时，使Ih= 14.2A的电流流过时间Th=20ms,另一方面，在向低压侧MOS晶体管QL供给热量时，使Il= 42.8A的电流流过时间Tl= 20ms ο
[0179]因此，在向低压侧MOS晶体管QL供给热量的情况下，例如，如图23所示，在引线PGND与引线VSWH上流过大电流。进而，例如，如图19所示，在向高压侧MOS晶体管QH供给热量的情况下，在引线VSWH中也有电流流过。
[0180]此时，根据本发明的发明人的研究发现，在流过大电流的引线PGND和引线VSWH中，显现以引线的外观不良为代表的成品率下降、与引线PGND或引线VSWH接触的插座端子的寿命变短的现象。
[0181]针对这一点，进一步进行详细说明。首先，在被检查器件的测试工序中所使用的插座端子有各种各样。例如，有被称为所谓的弹簧针(pogo pin)的插座端子，该插座端子的前端部的尖的棒状的端子在垂直方向上发生位移。另外，还有所谓的板簧结构的插座端子，该插座端子具有:主体部，其具有支承部；和板状部位，其与支承部连接且包括向被检查器件的配置侧突出的前端部，当将被检查器件按压在前端部时板状部位发生弯曲，由此来确保被检查器件与前端部的接触。
[0182]此时，若考虑使大电流流过插座端子，则认为与弹簧针相比，能够便于确保与形成于被检查器件的引线的接触面积、且还能够谋求节省空间的板簧结构的插座端子更加有效。由此，在流过大电流的测试工序中，大多使用板簧结构的插座端子。
[0183]图25是示出测试工序的示意性的实施方式的剖视图。如图25所示，在被检查器件TDl的测试工序中，使插座端子STE与形成于被检查器件TDl的引线LD接触，使电流从插座端子STE流向引线LD。由此，实施被检查器件TDl的测试。
[0184]此处，在图25所示的测试中，使用板簧结构的插座端子STE。例如，如图25所示，该插座端子STE构成为具有:具有支承部SPT的主体部BY、与支承部SPT连接的板状部位BU0而且，在板状部位BU上具有向被检查器件TDl的配置侧即上侧突出的前端部HJ，该前端部PU与引线LD接触。
[0185]另一方面，在被检查器件TDl上形成有从树脂MR露出的引线LD，在该引线LD的表面上形成有焊锡膜SF。像这样在引线LD的表面上形成焊锡膜SF的理由如下。S卩，例如，当将由为合格品的被检查器件TDl构成的半导体器件安装在安装基板上时，安装基板的电极与半导体器件的引线LD通过焊锡材料连接，但是为了提高此时的焊锡材料的润湿性，而预先在引线LD的表面上形成有焊锡膜SF。
[0186]因此，在被检查器件TDl的测试工序中，插座端子STE与形成于引线LD的表面的焊锡膜SF直接接触。
[0187]若像这样使用板簧结构的插座端子STE来实施测试工序，则尤其显现流过大电流的引线的外观不良、与流过大电流的外部端子接触的插座端子STE的寿命变短的现象。针对该机理进行说明。
[0188]图26是说明引起引线的外观不良、插座端子的寿命变短的机理的流程图。首先，如图26所示，当在引线与插座端子之间有大电流流过时，引线与插座端子之间的接触部的温度上升(S301)。然后，当接触部的温度上升时，形成于引线上的焊锡膜软化(S302)，焊锡材料附着到插座端子上(S303)。此后，附着于插座端子的焊锡材料氧化(S304)。其结果为，引线与插座端子之间的接触电阻增大(S305)。此时，多个插座端子上的焊锡材料的附着量不同，且焊锡的氧化状态也存在偏差。因此，在引线与插座端子之间的接触电阻中产生偏差。其结果为，电流优先流向接触电阻较低的插座端子。即，流向单个管脚的电流值增大(S306)，由此，引线与插座端子之间的接触部的温度进一步上升(S307)。
[0189]通过反复进行这样的过程，使得形成于引线的焊锡膜熔融，熔融的焊锡材料被与引线接触的插座端子排斥。特别是，在采用板簧结构的插座端子的情况下，由于与引线的接触面积大，所以熔融的焊锡材料的排斥量也变多。其结果为，如图27所示，焊锡材料从引线LDl超出，产生所谓的焊锡须SW，引起引线LDl的外观不良。进一步地，随着半导体器件的小型化，若例如图27所示的引线LDl与引线LD2之间的距离变小，则引线LDl与引线LD2经由焊锡须SW短路的可能性也变大。
[0190]另一方面，在插座端子上附着有焊锡材料，附着的焊锡材料氧化，使得插座端子的表面接近于被绝缘膜覆盖的状态。而且，若在该状态下使流向插座端子的电流增加，则认为绝缘膜会发生绝缘破坏而产生火花。推测到会因产生这样的火花而致使插座端子的前端部消失，由此，认为插座端子的寿命会变短。
[0191]根据如上所述的机理可知，在流过大电流的测试工序中，易于显现被检查器件的外观不良、插座端子的寿命变短的现象。由此，在流过大电流的测试工序中还存在进一步改善的余地。因此，在本实施方式中钻研了上述改善的余地。以下，针对钻研的本实施方式的技术思想进行说明。
[0192]<实施方式的测试工序>
[0193]图28是示出在本实施方式的测试工序中所使用的测试插座TS的结构的俯视图。如图28所示，本实施方式的测试插座TS呈矩形形状，在中央部具有配置被检查器件TDl的收纳部RU。在图28所示的测试插座TS中，示出了在该收纳部RU配置有被检查器件TDl的状态。而且，在本实施方式的测试插座TS中以围绕配置有被检查器件TDl的收纳部RU的方式配置有多个插座端子STEl以及多个插座端子STE。
[0194]此处，在图28中，标付斜线的插座端子STEl是本实施方式中特有的插座端子，没有标付斜线的插座端子STE是例如图25所示的通常的插座端子。S卩，在本实施方式的测试插座TS中设置彼此结构不同的插座端子STEl以及插座端子STE。此外，本实施方式中特有的插座端子STEl的结构在后文描述。
[0195]在配置于测试插座TS的收纳部RU的被检查器件TDl上设有多个引线，在图28中，在这多个引线中包括引线VSWH、引线PGND、引线VIN。而且，与引线VSWH以及引线PGND相对应的插座端子由插座端子STEl构成。另一方面，与包括引线VIN的其他外部端子相对应的插座端子由插座端子STE构成。S卩，在本实施方式中，至少将本实施方式中特有的插座端子SETl应用于与流过大电流的引线PGND或者引线VSWH接触的插座端子。
[0196]此外，虽然形成于被检查器件TDl的引线从半导体器件PKl的下表面露出，但是在图28中，为了便于理解，用实线来绘制。
[0197]另外，在被检查器件TDl的下表面露出有芯片搭载部TAB(L)、芯片搭载部TAB(H)以及芯片搭载部TAB (C)。而且，弹簧针PGl与芯片搭载部TAB (L)接触，弹簧针PG2与芯片搭载部TAB (H)接触。同样地，弹簧针PG3与芯片搭载部TAB (C)接触。
[0198]接着，图29是示出在测试插座TS上配置有被检查器件TDl的状态的剖视图。如图29所示，例如，使用处理机(handler) HD将被检查器件TDl配置于测试插座TS。此时，在图29中，引线PGND从被检查器件TDl的下表面露出，该引线PGND与插座端子STEl接触。同样地，引线VIN也从被检查器件TDl的下表面露出，该引线VIN与插座端子STE接触。
[0199]另外，芯片搭载部TAB(L)以及芯片搭载部TAB(H)也从被检查器件TDl的下表面露出，弹簧针PGl与芯片搭载部TAB (L)接触，弹簧针PG2与芯片搭载部TAB (H)接触。即，如图29所示，低压侧MOS芯片CHP (L)配置于芯片搭载部TAB (L)上，该芯片搭载部TAB (L)的背面从由树脂MR形成的封固体露出。而且，弹簧针PGl与露出的芯片搭载部TAB(L)的背面接触，该弹簧针PGl是与插座端子不同的其他的测试端子。同样地，高压侧MOS芯片CHP(H)配置于芯片搭载部TAB (H)上，该芯片搭载部TAB (H)的背面从由树脂MR形成的封固体露出。而且，弹簧针PG2与露出的芯片搭载部TAB(H)的背面接触，该弹簧针PG2是与插座端子不同的其他的测试端子。
[0200]此处，与引线PGND接触的插座端子STEl是本实施方式中特有的插座端子，以下，针对该结构进行说明。
[0201]图30是示出本实施方式的插座端子STEl的结构的剖视图。在图30中，本实施方式的插座端子STEl具有主体部BY，该主体部BY具有支承部SPT，该插座端子STEl以与该支承部SPT连接的方式设有板状部位BU。而且，在该板状部位BU上形成有向上方突出的前端部PU，在该前端部PU —体地设有突起部PJl以及突起部PJ2。
[0202]特别是，在插座端子STEl中，板状部位BU沿着与主体部BY的表面平行的方向即水平方向延伸，具有像这样构成的板状部位BU的插座端子STEl就是所谓的板簧结构。在这一点上，可以说插座端子STEl是与图29所示的弹簧针PG1、PG2不同的结构。也就是，图29所示的弹簧针PG1、PG2采用前端部沿垂直方向滑动的结构，而不具有如板簧结构那样沿着与主体部BY的表面平行的水平方向延伸的板状部位BU，在上述这一点上，以板簧结构为前提的本实施方式的插座端子STEl与图29所示的弹簧针PG1、PG2是不同的。
[0203]此处，本实施方式的第一特征点在于，在插座端子STEl的前端部HJ设有突起部PJl以及突起部PJ2。由此，例如，流过大电流的引线PGND与插座端子STEl之间的接触能够通过利用突起部PJl的接触和利用突起部PJ2的接触这两点来进行。其结果为，从插座端子STEl流向引线PGND的电流分向流过突起部PJl的路径和流过突起部PJ2的路径而流动。因此，即使在插座端子STEl与引线PGND之间有大电流流过的情况下，也能够抑制插座端子STEl与引线PGND之间的接触部的温度上升。由此，根据本实施方式，难以产生图26的流程图中示出的机理，由此，能够防止被检查器件的外观不良的发生和插座端子STEl的寿命变短。
[0204]此外，在本实施方式中，针对将两个突起部PJl以及突起部PJ2设于前端部HJ的例子进行说明，但并不限于此，例如，也可以在前端部PU设有3个以上的突起部。在这种情况下，能够进一步提高电流分流效果，由此，能够有效地抑制接触部的温度上升。
[0205]接着，本实施方式的第二特征点在于，例如，如图30所示，突起部PJl的高度比突起部PJ2的高度高。也就是，远离支承部SPT的一侧的突起部PJl的高度比靠近支承部SPT的一侧的突起部PJ2的高度高。换言之，也能够说成靠近支承部SPT的一侧的突起部PJ2的高度比远离支承部SPT的一侧的突起部PJl的高度低。由此，如后文所述，通过将引线PGND按压于插座端子STEl，在插座端子STEl的板状部位BU弯曲时，设于前端部PU的突起部PJl与突起部PJ2变为相同的高度。其结果为，根据本实施方式，能够通过突起部PJl和突起部PJ2这两者可靠地进行引线PGND与插座端子STEl之间的接触。由此，能够提高利用突起部PJl和突起部PJ2实现的两点接触的可靠性，能够提高接触电阻的稳定性。
[0206]而且，针对本实施方式的第三特征点进行说明。图31的(A)是放大示出图30的区域AR的图，图31的⑶是从上表面观察图31的⑷的图。如图31的⑷以及图31的(B)所示，本实施方式的第三特征点在于，突起部PJl以及突起部PJ2的表面形状呈凹凸形状。也就是，在突起部PJl以及突起部PJ2的表面上形成有多个微小突起MPJ。换言之，也能够说成对突起部PJl以及突起部PJ2的表面施加了粗糙化处理。由此，根据本实施方式，能够确保多个接触点，因此，能够进一步降低接触电阻并达到稳定化。另外，能够得到基于多点接触的电流分流效果和因接触面积变大带来的焦耳热降低效果。
[0207]此外，本实施方式的插座端子STEl以上述方式构成，例如，该插座端子STEl能够通过使用电火花线切割加工或者蚀刻技术来形成。
[0208]此处，将在低压侧MOS芯片的测试工序中所使用的与引线PGND连接的插座端子ST