半导体装置的制造方法

半导体装置的制造方法
【技术领域】
[0001] 本文所公开的发明设及包含半导体元件的半导体装置W及制造半导体装置的方 法。
【背景技术】
[0002] 使用半导体元件的存储装置广义上分为两个类别：当电力供应停止时已存储的数 据丢失的易失性装置，W及即使当不供应电力时也保留已存储的数据的非易失性装置。
[0003] 易失性存储装置的典型例子是DRAM(动态随机存取存储器）dDRAMW选择包含于存 储元件中的晶体管并且在电容器中存储电荷的方式存储数据。
[0004] 当从DRAM读取数据时，按照上述的原理电容器中的电荷丢失；从而每次读出数据 时另一写入操作是必要的。此外，即使当不选择晶体管时，包含于存储元件中的晶体管也具 有漏电流并且电荷流入或流出电容器，使得数据保留时间很短。由于此原因，在预定的间隔 另一写入操作(刷新操作)是必要的，从而难W充分地减小功率消耗。此外，由于当电力供应 停止时已存储的数据丢失，所W为了长时间保留数据，需要使用磁性材料或光学材料的额 外的存储装置。
[0005] 易失性存储装置的另一例子是SRAM(静态随机存取存储器）dSRAM通过使用例如触 发器等电路来保留已存储的数据从而无需刷新操作。运意味着SRAM优于DRAM。然而，由于使 用例如触发器等电路，所W每存储容量的成本增加。此外，如在DRAM中那样，当电力供应停 止时SRAM中已存储的数据丢失。
[0006] 非易失性存储装置的典型例子是闪存。闪存包含在晶体管中的栅电极和沟道形成 区域之间的浮栅并且通过保留浮栅中的电荷来存储数据。因此，闪存在W下方面具有优势： 数据保留时间极其长(几乎永久)并且不需要易失性存储装置中必要的刷新操作(例如，参 照专利文献1)。
[0007] 然而，包含于存储元件中的栅极绝缘层通过在写入中产生的隧道电流而退化，使 得存储元件在预定数量的写入操作之后停止其功能。为了减小运一问题的不利影响，例如， 采用对于每个存储元件的写入操作数量均等化的方法。然而，需要复杂的外围电路来实现 运一方法。此外，采用运样的方法并不解决寿命的基本问题。换句话说，闪存不合适于频繁 重写数据的应用。
[000引此外，对保留浮栅中的电荷或移除该电荷，高压是必要的，并且因此也需要电路。 另外，需要相对长的时间来保留或移除电荷，并且不容易W更高速度进行写入和擦除。
[0009] [参照]
[专利文献]
[专利文献1]日本专利申请公开第S57-105889号。

【发明内容】

[0010] 考虑到上述问题，本公开的发明的一个实施例的目标是提供具有新颖结构的半导 体装置，其中即使当不供应电力时也可w保留已存储的数据，并且对写入次数没有限制。
[0011] 在所公开的本发明中，使用高度纯化的氧化物半导体形成半导体装置。由于其漏 电流极其小，所W使用高度纯化的氧化物半导体形成的晶体管可W长时间地保留数据。
[0012] 所公开的发明的实施例是一种半导体装置，包括:第一晶体管，包含沟道形成区 域、在其间提供有沟道形成区域的杂质区域、在沟道形成区域之上提供的第一栅极绝缘层、 在第一栅极绝缘层之上提供的第一栅电极、W及电连接到杂质区域的第一源电极和第一漏 电极;第二晶体管，包含氧化物半导体层、电连接到氧化物半导体层的第二源电极和第二漏 电极、覆盖氧化物半导体层、第二源电极W及第二漏电极的第二栅极绝缘层、W及在第二栅 极绝缘层之上与氧化物半导体层重叠的第二栅电极；W及电容器，包含第二源电极和第二 漏电极中的一个、第二栅极绝缘层、W及提供为在第二栅极绝缘层之上与第二源电极和第 二漏电极中的一个重叠的电极。第一栅电极W及第二源电极和第二漏电极中的一个彼此电 连接。
[0013] 所公开的发明的实施例是一种半导体装置，包括:第一晶体管，包含沟道形成区 域、在其间提供有沟道形成区域的杂质区域、在沟道形成区域之上提供的第一栅极绝缘层、 在第一栅极绝缘层之上提供的第一栅电极、W及电连接到杂质区域的第一源电极和第一漏 电极;第二晶体管，包含氧化物半导体层、电连接到氧化物半导体层的第二源电极和第二漏 电极、与第二源电极和第二漏电极接触的绝缘层、提供为覆盖氧化物半导体层、第二源电 极、第二漏电极W及绝缘层的第二栅极绝缘层、W及提供为在第二栅极绝缘层之上与氧化 物半导体层重叠的第二栅电极；W及电容器，包含第二源电极和第二漏电极中的一个、第二 栅极绝缘层、W及提供为在第二栅极绝缘层之上与第二源电极和第二漏电极中的一个重叠 的电极。第二源电极和第二漏电极中的一个W及第一栅电极彼此电连接。
[0014] 在W上描述中，氧化物半导体层优选与第二源电极和第二漏电极的侧面或顶面接 触。此外，在W上描述中，第二晶体管和电容器优选提供于第一晶体管之上。
[0015] 注意在本说明书等中，例如"之上"或"之下"等术语不必意味着部件放置于另一部 件的"直接地之上"或"直接地之下"。例如，"在栅极绝缘层之上的栅电极"的表达并不排除 在栅极绝缘层和栅电极之间放置有部件的情况。此外，除非另有规定，否则例如"之上"和 "之下"等术语仅用于描述的便利并且可W包含部件关系颠倒的情况。
[0016] 此外，在本说明书等中，例如"电极"或"布线"等术语并不限制部件的功能。例如， "电极"有时用作部分"布线"，反之亦然。此外，术语"电极"或"布线'可W包含W集成方式形 成多个"电极"或"布线'的情况。
[0017] 例如，当使用相反极性的晶体管或当在电路操作中改变电流流动方向时，"源极" 和"漏极"的功能有时彼此取代。因此，在本说明书中，术语"源极"和"漏极"可W分别用于指 代漏极和源极。
[0018] 注意在本说明书等中，术语"电连接"包含通过具有任何电功能的对象连接部件的 情况。对具有任何电功能的对象没有特别的限制，只要在通过该对象连接的部件之间可W 传输和接收电信号即可。
[0019] "具有任何电功能的对象"的例子有例如晶体管等开关元件、电阻器、电感器、电容 器、和具有各种功能的元件、W及电极和布线。
[0020] 本发明的实施例提供半导体装置，其具有层叠有包含除氧化物半导体W外的材料 的晶体管和包含氧化物半导体的晶体管的结构。
[0021] 由于包含氧化物半导体的晶体管的截止电流极其低，所W通过使用该晶体管可W 保留已存储的数据极其长的时间。换句话说，由于刷新操作变得不必要或刷新操作的频率 可W极其低，所W可W适当地减小功率消耗。此外，即使当不供应电力时已存储的数据也可 W长时间保留。
[0022] 另外，写入数据不需要高压，并且元件的退化不成为问题。例如，由于不需要进行 向浮栅的电子注入或从浮栅的电子取出（其在传统的非易失性存储器中是需要的），所W例 如栅极绝缘层退化等问题并不发生。即，根据本发明的一个实施例的半导体装置并不限制 写入次数(其在传统的非易失性存储器中是个问题），并且其可靠性大大改善。此外，依赖于 晶体管的导通状态和截止状态而写入数据，由此可W容易地实现高速操作。此外，不需要擦 除数据的操作。
[0023] 由于包含除氧化物半导体W外的材料的晶体管可W充分高速操作，所W通过使用 晶体管可W高速读出已存储的数据。
[0024] 通过包含含有除氧化物半导体W外的材料的晶体管和含有氧化物半导体的晶体 管两者，可W实现具有新颖特征的半导体装置。
【附图说明】
[0025] 在附图中： 图1A和图1B是半导体装置的截面图和平面图； 图2A到图2D是半导体装置的截面图； 图3A1、图3A2和图3B是半导体装置的电路图； 图4A到图4H是与半导体装置的制造步骤相关的截面图； 图5A到图5E是与半导体装置的制造步骤相关的截面图； 图6A和图6B是半导体装置的截面图和平面图； 图7A到图7E是与半导体装置的制造步骤相关的截面图； 图8A和图8B是半导体装置的电路图； 图9A和图9B是半导体装置的截面图和平面图； 图10A和图10B是半导体装置的截面图； 图11A到图11E是与半导体装置的制造步骤相关的截面图； 图12A到图12E是与半导体装置的制造步骤相关的截面图； 图13A到图13D是与半导体装置的制造步骤相关的截面图； 图14A到图14F是用于描述电子器具的透视图；W及 图15是示出存储器窗口宽度的研究结果的图表。
【具体实施方式】
[0026] 在下文中，将使用附图描述本发明的实施例和例子。注意本发明不限于后续描述， 而且本领域技术人员容易理解:可各种方式修改模式和细节而不背离本发明的精神和 范围。因此，本发明不应视为限制于后续实施方式中的描述。
[0027] 注意图中所示的每个结构的位置、尺寸、范围等在一些情况下用于简单理解而不 是精确地表示。因此，所公开的发明不必要限制于如图等中公开的位置、尺寸、范围等。
[0028] 在本说明书等中，使用序数(例如"第一"、"第二"、W及"第)W避免部件间的混 淆，并且该术语不意味着部件数量的限制。
[0029] [实施例。 在本实施例中，参照图1A和图1B、图2A到图2D、图3A1、图3A2和图3B、图4A到图4H、W及 图5A到图5E描述根据所公开的发明的一个实施例的半导体装置的结构和制造方法。注意在 每个电路图中，在一些情况下，在晶体管旁边写"0S" W指示该晶体管包含氧化物半导体。
[0030] <半导体装置的平面结构和截面结构> 图1A和图1B图示半导体装置的结构的例子。图1A图示半导体装置的截面，并且图1B图 示半导体装置的平面图。此处，图1A对应于沿图1B的线A1-A2和B1-B2取的截面。在图1A和图 1B所图示的半导体装置中，在下部分中提供包含除氧化物半导体W外的材料的晶体管160， 并且在上部分中提供包含氧化物半导体的晶体管162和电容器164。尽管此处的晶体管160 和晶体管162是η沟道晶体管，但是当然也可W使用P沟道晶体管。由于所公开的发明的技术 性质是在晶体管162中使用氧化物半导体W便可W保留数据，所W不必将半导体装置的具 体结构限制于此处描述的结构。
[0031] 晶体管160包含提供于包含半导体材料(例如，娃)的衬底100中沟道形成区域116， 在其间提供有沟道形成区域116的杂质区域114和高浓度杂质区域120(杂质区域114和高浓 度杂质区域120也总称为杂质区域），在沟道形成区域116之上提供的栅极绝缘层108,在栅 极绝缘层108之上提供的栅电极110, W及电连接到杂质区域的源电极或漏电极130a和源电 极或漏电极13化。
[0032] 此处，侧壁绝缘层118提供于栅电极110的侧面上。此外，当从上方观看时，高浓度 杂质区域120形成于半导体衬底100中W便不与侧壁绝缘层118重叠，并且提供金属化合物 区域124与高浓度杂质区域120接触。元件隔离绝缘层106提供于衬底100之上W便围绕晶体 管160。提供层间绝缘层126和层间绝缘层128来覆盖晶体管160。源电极或漏电极130a和源 电极或漏电极130b通过形成于层间绝缘层126和128中的开口电连接到金属化合物区域 124。即，源电极或漏电极130a和源电极或漏电极13化中的每个通过金属化合物区域124电 连接到高浓度杂质区域120和杂质区域114。此外，电极130c通过形成于层间绝缘层126和 128中的开口电连接到栅电极110。注意在一些情况下，为了晶体管160的集成化而不形成侧 壁绝缘层118。
[0033] 晶体管162包含提供于绝缘层138之上的源电极或漏电极142a和源电极或漏电极 142b;电连接到源电极或漏电极142a和源电极或漏电极14化的氧化物半导体层140;与源电 极或漏电极142a、源电极或漏电极14化、W及氧化物半导体层140接触的绝缘层144;覆盖源 电极或漏电极142a、源电极或漏电极14化、氧化物半导体层140、W及绝缘层144的栅极绝缘 层146; W及提供为在栅极绝缘层146之上与氧化物半导体层140重叠的栅电极148a。此处， 提供绝缘层144W便减小由栅电极148a等导致的电容。注意为了简化过程，可W采用不提供 绝缘层144的结构。
[0034] 如上所述，图1A和图1B所图示的晶体管162是顶栅晶体管，并且由于氧化物半导体 层140和源电极或漏电极142a等在包含氧化物半导体层140的底面的区域中连接，所W其可 W被称作顶栅下触式晶体管（top-gate bottom con1:act transistor)。
[0035] 此处，氧化物半导体层140优选为通过从其中充分地移除杂质（例如氨)或向其充 分地供应氧而高度纯化的氧化物半导体层。具体地，例如，氧化物半导体层140的氨浓度小 于或等于5 X l〇i9atoms/cm3,优选为小于或等于5 X l〇i8atoms/cm3，并且更优选为小于或等 于5X10"atoms/cm3。注意W上氧化物半导体层140的氨浓度通过次级离子质谱法(5加訂测 量。在氧化物半导体层140(其通过W充分减小氨浓度的方式而高度纯化并且其中通过氧的 充分供应而减小由氧缺乏导致的能隙中的缺陷水平）中获取小于IX l〇i2/cm3、优选为小于1 Xl〇ii/cm3、并且更优选为小于1.45Xl〇iVcm3的载流子浓度。例如，在沟道长度为10皿并且 氧化物半导体层的厚度为30nm的情况下，当漏极电压处于从近似IV到10V的范围时，截止电 流（当栅极-源极电压小于或等于0V时的漏极电流)小于或等于IX 10-13Α。另外，在室溫的截 止电流密度(通过截止电流除W晶体管的沟道宽度而获取的值)近似为1 X 10-^Α/皿(lOzA/ 皿)到1 X 1〇-i9A/皿（lOOzA/皿）。此外，截止电阻率大于或等于1 X 109 Ω . m，并且优选为大 于或等于1 X l〇w Ω . m。W此方式，当使用运样的氧化物半导体(将其制作成i型(本征)或大 体上i型)时，可W获取具有优异的截止电流特性的晶体管162。
[0036] 源电极或漏电极142a电连接到电极130c。换句话说，源电极或漏电极142a电连接 到晶体管160的栅电极110。W类似的方式，分别提供与源电极或漏电极130a和源电极或漏 电极130b接触的电极142c和电极142d。
[0037] 电容器164由源电极或漏电极142a、栅极绝缘层146W及电极148b形成。换句话说， 源电极或漏电极142a起到电容器164的一个电极的作用，并且电极148b起到电容器164的另 一个电极的作用。
[0038] 保护绝缘层150提供于晶体管162和电容器164之上，并且层间绝缘层152提供于保 护绝缘层150之上。
[0039] <上部分中的晶体管和电容器的修改的例子> 接着，在图2A到图2D中图示图1A中的上部分中的晶体管和电容器的修改的例子。
[0040] 图2A所图示的晶体管和电容器是图1A和图1B所图示的半导体装置的上部分中的 晶体管和电容器的修改的例子。
[0041] 图2A所图示的结构与图1A所图示的结构的不同之处在于绝缘层144提供于源电极 或漏电极142a和源电极或漏电极14化之上，并且氧化物半导体层140覆盖绝缘层144、源电 极或漏电极142a、W及源电极或漏电极14化。此外，氧化物半导体层140提供为通过提供于 绝缘层144中的开口而与源电极或漏电极142a接触。
[0042] 另外，在图2A到图2D所图示的晶体管和电容器中，源电极或漏电极142a、源电极或 漏电极14化、W及绝缘层144的边沿部分优选具有锥形形状。此处，例如，锥角优选为大于或 等于30°并且小于或等于60°。注意锥角是指当从垂直于层的截面(垂直于衬底表面的平面） 方向观看时，与具有锥形形状的层(例如，源电极或漏电极142a)的侧面和底面形成的倾角。 当源电极或漏电极142a和源电极或漏电极14化的边沿部分具有锥形形状时，可W改善与氧 化物半导体层140的覆盖并且可W防止由于阶梯引起的断开。
[0043] 在图2A所图示的结构中，由于不处理氧化物半导体层140,所W可W避免由于处理 中进行的蚀刻引起的对氧化物半导体层140的污染物混合。另外，在电容器164中，当层叠氧 化物半导体层140和栅极绝缘层146时，可W充分确保源电极或漏电极142a和电极148b之间 的绝缘。
[0044] 图2B所图示的晶体管和电容器具有与图2A的晶体管和电容器结构部分不同的结 构。
[0045] 图2B所图示的结构与图2A所图示的结构的不同之处在于氧化物半导体形成为具 有岛状。换句话说，在图2A中的结构中，氧化物半导体层140整体覆盖绝缘层144、源电极或 漏电极142a、W及源电极或漏电极142b，然而在图2B中的结构中，氧化物半导体层具有岛 状，由此氧化物半导体层覆盖部分的绝缘层144、源电极或漏电极142a、W及源电极或漏电 极14化。此处，岛状的氧化物半导体层140的边沿部分优选具有锥形形状。例如，其锥角优选 为大于或等于30°并且小于或等于60°。
[0046] 另外，在电容器164中，当层叠氧化物半导体层140和栅极绝缘层146时，可W充分 确保源电极或漏电极142a和电极148b之间的绝缘。
[0047] 图2C所图示的晶体管和电容器具有与图2A的晶体管和电容器的结构部分不同的 结构。
[0048] 图2C中的结构与图2A所图示的结构的不同之处在于绝缘层144不提供于晶体管 162和电容器164中。由于绝缘层144不提供于图2C所图示的结构中，所W与图2A所图示的晶 体管和电容器比较，简化了制造过程并且减小了制造成本。
[0049] 在图2C所图示的结构中，由于不处理氧化物半导体层140,所W可W避免由于处理 中进行的蚀刻引起的对氧化物半导体层140的污染物混合。另外，在电容器164中，当层叠氧 化物半导体层140和栅极绝缘层146时，可W充分确保源电极或漏电极142a和电极148b之间 的绝缘。
[0050] 图2D所图示的晶体管和电容器具有与图2B的晶体管和电容器的结构部分不同的 结构。
[0051] 图2D的结构与图2B所图示的结构的不同之处在于绝缘层144不提供于晶体管162 和电容器164中。当绝缘层144不提供于晶体管162和电容器164中时，与图2B的情况比较，简 化了制造过程并且减小了制造成本。
[0052] 另外，在电容器164中，当氧化物半导体层140和栅极绝缘层146层叠时，可W充分 确保源电极或漏电极142a和电极148b之间的绝缘。
[0053] <半导体装置的电路配置和操作> 接着，描述半导体装置的电路配置及其操作的例子。图3A1图示对应于图1A和图1B所图 示的半导体装置的电路配置的例子。
[0054] 在图3A1所图示的半导体装置中，第一布线(第一线，也被称作源极线）电连接到晶 体管160的源电极。第二布线(第二线，也被称作位线）电连接到晶体管160的漏电极。另外， 第Ξ布线(第Ξ线，也被称作第一信号线）电连接到晶体管162的源电极和漏电极中的另一