一种降低源极和漏极电阻的方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及降低源极和漏极区电阻的方法。
【背景技术】
[0002]随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与娃工艺兼容的新材料、新结构和新性质。
[0003]图1示出现有技术中在器件100上形成的金属硅化物的横截面图。如图1所示，在栅106和源极和漏极区110上覆盖有金属硅化物膜112。这些金属硅化物膜110利用自对准工艺形成。首先，在晶片表面上共形沉积一层金属，通过低温快速退火工艺该金属会与多晶硅或硅衬底中的硅发生反应形成金属硅化物，而不会与氮化硅或氧化硅反应，接下来通过高温快速退火工艺使接触电阻由高阻相转变为低阻相进而降低接触电阻，再通过选择性蚀刻去除该金属，由于在栅和源极和漏极接触区之外的部分中存在氧化硅或氮化硅等阻挡层，因此金属未能与多晶娃或娃衬底反应生成金属娃化物，因此接触区外的金属在该步骤中被去除，而栅和源极和漏极接触区上形成的金属硅化物被保留下来形成金属硅化物层112。
[0004]在CMOS工艺中，这种自对准工艺可降低源极和漏极接触电阻。然而，随着晶体管的特征尺寸的减小，源极和漏极的接触面积不断减小，导致源极和漏极接触电阻增大。
[0005]因此，需要一种新结构、新工艺，来增加源极和漏极面积，从而降低源极和漏极电阻。
【发明内容】
[0006]本发明的目的是提供一种半导体器件的制造方法和结构，通过该方法和结构可降低源极和漏极电阻。
[0007]根据本发明的一个方面，提供一种半导体器件的制造方法，包括:在衬底上形成的栅极、源极和漏极区和侧墙；在源极和漏极区上形成半导体层；沉积掩膜层，并选择性地去除部分掩模层；刻蚀所述半导体层；去除所述掩膜层，从而在源极和漏极区上形成凸起结构。
[0008]根据本发明的一个方面，前述方法中，半导体层是硅层。
[0009]根据本发明的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的SiGe层、在所述SiGe层上的娃层。
[0010]根据本发明的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的第一娃层，在所述第一娃层上的SiGe层、在所述SiGe层上的第二娃层。
[0011]根据本发明的一个方面，前述方法中，刻蚀所述半导体层包括以所述SiGe层作为刻蚀停止层，刻蚀所述SiGe层上的硅层。
[0012]根据本发明的一个方面，前述方法中，SiGe层的厚度大于10埃。
[0013]根据本发明的一个方面，前述方法还包括在刻蚀所述半导体层后，去除所述SiGe层。
[0014]根据本发明的一个方面，前述方法中，选择性地去除部分掩模层包括通过各向异性刻蚀工艺刻蚀掩膜层，由于所述栅极、源极和漏极区上的掩膜层厚度小于所述侧墙两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的掩膜层后，在所述侧墙两侧上形成侧墙掩膜层。
[0015]根据本发明的一个方面，前述方法中，侧墙硬掩膜的宽度大于30埃。
[0016]根据本发明的一个方面，前述方法中，多次重复所述形成侧墙掩膜层和刻蚀半导体层的步骤，以在所述源极和漏极区上形成多阶梯状源极和漏极结构。
[0017]根据本发明的一个方面，前述方法中，掩膜层由以下材料中的任一种形成:氧化硅、氮化硅、S1N、非晶碳或它们的任意组合。
[0018]根据本发明的一个方面，前述方法中，通过外延生长法形成所述半导体层。
[0019]根据本发明的一个方面，提供一种半导体器件，包括:栅极、源极和漏极区和侧墙，其中所述源极和漏极区上具有凸起结构。
[0020]与现有技术相比，根据本发明的所形成的半导体器件的源极和漏极的接触面积显著增加，源极和漏极接触电阻显著减小。
【附图说明】
[0021]为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。
[0022]图1示出现有技术中在器件上形成的金属硅化物的横截面图。
[0023]图2A至图2E示出根据本发明的第一实施例形成阶梯状的源极和漏极结构的过程的剖面示意图。
[0024]图3A至图3E示出根据本发明的第二实施例形成升高的源极和漏极区(raisedsource/drain, RSD)的过程的剖面示意图。
[0025]图4A至图4E示出根据本发明的第三实施例通过控制刻蚀外延硅层的厚度在源极和漏极区中形成凸起结构的过程的剖面示意图。
[0026]图5A至图5E示出根据本发明的第四实施例通过选择性刻蚀硬掩膜在源极和漏极区中形成凸起结构的过程的剖面示意图。
[0027]图6示出根据本发明的一个实施例的在源极和漏极区中形成凸起结构的流程图。
【具体实施方式】
[0028]在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此夕卜，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
[0029]为了增加源极和漏极区接触面积以降低源极和漏极接触电阻，本发明人构想出一种通过在源极和漏极区中形成凸起结构，从而增加源极和漏极区接触面积的方法。
[0030]图2A至图2E示出根据本发明的第一实施例形成阶梯状的源极和漏极结构的过程的剖面示意图。
[0031]如图2A所示，器件200包括在衬底201上形成的栅极202、源极和漏极区203和侧墙204。器件200可通过多个步骤形成，包括例如，浅槽隔离步骤、多晶硅沉积步骤、栅极图案化步骤、注入步骤、退火步骤等等。在进行浅槽隔离步骤以形成多个有源区之后，在衬底上形成栅极介电层205并沉积多晶硅层，然后进行图案化以形成栅极202。在形成侧墙204之后，进行离子注入，以形成源极和漏极区。为了突出本发明的重点，未对器件200的形成过程进行详细描述。
[0032]接下来，如图2B所示，源极和漏极区203上形成一定厚度的SiGe层206，并在SiGe层206上形成Si层207。在一个实施例中，SiGe层206的厚度大于10埃。在一个实施例中，可通过外延生长技术生长SiGe层206和Si层207。在一个实施例中，Si层207的厚度可以在50至100埃之间。
[0033]例如，用于形成外延生长SiGe层206的工艺气体可以包含SiH4;GeH4;HC1 ；BH6；以及H2,其中H2的气体流速可以是0.1slm至50slm，其它气体的流速可以是Isccm至lOOOsccm，反应温度在500-800°C，压力在5_50托，然而本发明不限于所列出的这些工艺气体和工艺参数。可改变这些工艺参数，调整SiGe合金中的Ge含量。
[0034]接下来，如图2C所示，在侧墙204外侧形成侧墙硬掩膜208。在一个实施例中，可用于形成侧墙硬掩膜208的材料包括氧化硅、氮化硅、S1N、非晶碳或它们的任意组合。在一个实施例中，侧墙硬掩膜208的宽度大于30埃。可利用与形成侧墙204相似的工艺形成侧墙硬掩膜208。在一个实施例中，首先在晶片上共形沉积一层用于形成侧墙硬掩膜208的材料，然后通过各向异性刻蚀工艺刻蚀该材料层。由于水平面上硬掩膜208的厚度小于侧墙204两侧上硬掩膜208的厚度，因此在去除水平面上的材料层后，留下侧墙204两侧的侧墙硬掩膜208。在其它实施例中，侧墙硬掩膜208也可通过其它材料或其它工艺形成。
[0035]接下来，利用侧墙硬掩膜208作为掩膜层，刻蚀Si层207，并且SiGe层206作为刻蚀停止层，从而使得未被侧墙硬掩膜208覆盖的Si层207被去除，形成如图2D所示的结构。
[0036]最后去除侧墙硬掩膜208，形成阶梯状的源极和漏极区203，如图2E所示，从而增大了源极和漏极区203的有效面积。可通过各种干法或湿法刻蚀方法去除侧墙硬掩膜208。例如，在本发明的一个实施例中，侧墙204为氧化硅与氮化硅的双层层叠结构，侧墙硬掩膜208的材料与侧墙204相同，可通过两步湿法刻蚀工艺去除侧墙硬掩膜208:首先刻蚀侧墙硬掩膜208的氮化硅层并以氧化硅层为刻蚀停止层，然后刻蚀侧墙硬掩膜208的氧化硅层并以侧墙204的氮化硅层为刻蚀停止层。然而，本发明的去除侧墙硬掩膜208的方法不限于此。
[0037]在刻蚀Si层207的过程中，由于有SiGe层206作为刻蚀停止层，整个流程没有接触到基底Si，所以对器件的性能影响较小。
[0038]在本发明中，SiGe层206作为刻蚀停止层，因而，可在形成阶梯状的源极和漏极区203之后去除暴露的SiGe层206，然而也可保留暴露的SiGe层206。
[0039]图3A至图3E示出根据本发明的第二实施例形成升高的源极和漏极区的过程的剖面示意图。
[0040]与图