]第一、二、三、四导体层的材料的示例包括金属和金属合金。
[0029]在该晶体管阵列的源极导体4和布线导体6所终止的边缘处，栅极/源极驱动器芯片18被接合到衬底30上。栅极导体和布线导体各自连接至该驱动器芯片的相应的输出端子
20。在这个示例中，驱动器芯片18被配置使得输出端子20的顺序与该栅极导体4和布线导体6的顺序相匹配。这避免了任何栅极导体4和布线导体6彼此交叉的必要，并有助于使该驱动器芯片18的位置更靠近晶体管阵列。
[0030]该单芯片驱动集成电路(IC)IS包括栅极驱动块22、源极驱动块24、逻辑块26和存储器块28。逻辑块26的功能包括:在驱动器IC18和主处理单元(MPU)间交互;将数据传输到存储器28和从存储器28传输数据;将通过栅极和源极驱动块施加的信号调配至栅极导体4和布线(源极)导体6;以及控制输出数据传输至源极驱动块24。该驱动器IC18可包括其它块。
[0031]该驱动器芯片18的作用是(i)通过将适当的电压施加到相应的栅极导体4顺序地使晶体管在截止和导通状态之间切换，以及(ii)同时将相应的数据电压施加到所有的源极导体2(经由布线导体6)以在与处于导通状态的晶体管行相关联的每个像素导体处达到期望的相应电位。
[0032]在上述示例中，在相应的一对栅极导体之间提供一个源极布线导体6。变型的示例包括:(a)为多于一个的源极导体2/位于一对栅极导体4之间的晶体管列提供源极布线导体6，或者为多于一个的位于一对源极布线导体6之间的晶体管行提供栅极导体4。一般而言，栅极导体4与布线导体6的比例可以大于或小于I。根据一个特定示例，在每个相应的一对栅极导体4之间提供相应的一组两列晶体管的源极布线导体6，以使TFT阵列的晶体管列比晶体管行更多，有助于将用于源极导体和栅极导体的驱动晶片放置在该TFT阵列的同一较短的边缘处。
[0033]在上述示例中，使用单个的组合的栅极/源极驱动器芯片，其具有与TFT阵列边缘处的栅极导体和布线导体的顺序相匹配的源极输出端子和栅极输出端子。一个变型的示例包括:使用一个或多个驱动器芯片，其中源极输出端子分别地与栅极输出端子成组。图3示意地例示了一种在该变型中实现栅极导体和布线导体交叉的技术。图3涉及相应的一组两个源极导体2/—对栅极导体4之间的晶体管列的布线导体6的示例，但相同的技术也适用于任何其它比例的源极布线导体6(晶体管列)和栅极导体4(晶体管行)。限定源极导体2(图3中未示出)的第一导体层还限定了额外导体7，所述额外导体7从该TFT阵列边缘引向外并且位于从该TFT阵列的同一个边缘引向外的之后形成的栅极导体4的部分的下方。延伸超过该TFT阵列的这一边缘的电介质层34防止了这些额外导体7和栅极导体4之间的电短路。形成层间连接14的通孔的工艺包括在每个额外导体7之上的位置处形成额外通孔;并且沉积第二导体层的工艺也填充了这些额外通孔，从而在每个布线导体6和相应的额外导体7之间形成导电连接9。图3中的附图标记11表示另外的层间导电连接，所述另外的层间导电连接将每一个额外导体7和栅极导体6连接至一个或多个驱动器芯片所位于的层级。
[0034]上文的描述涉及顶栅晶体管阵列的示例。同类的技术也同样可应用于底栅晶体管阵列，对于底栅晶体管阵列的情况，第一图案化导体层、半导体层32、电介质层34和第二图案化导体层的沉积顺序是颠倒的，并且在栅极导体4中不需要限定通孔。
[0035]上文的描述涉及环形半导体沟道设计的示例，其中每个晶体管的漏电极被该晶体管的源电极包围在源极-漏极导体层内。上述的技术也同样可应用于其它半导体沟道设计，包括非环形半导体沟道设计和其它类型的环形半导体沟道设计。例如，每个晶体管的源电极和漏电极可包括叉指型结构。
[0036]上文的描述涉及为栅极导体和源极导体提供单个驱动器芯片的示例，但上述技术还可应用于例如其中为驱动源极导体和栅极导体提供单独的驱动器芯片的装置。
[0037]上文的描述涉及在与栅极导体同层级处提供位于栅极导体4之间的源极布线导体6;但另一示例包括在与源极导体同层级处提供位于源极导体之间的栅极布线导体，以及在每一个栅极布线导体和相应的栅极导体之间提供一个或多个层间导电连接。
[0038]上文描述的技术避免了下列需求:(a)在该晶体管阵列的不同边缘处具有分开的源极驱动器芯片和栅极驱动器芯片，或者(b)沿晶体管阵列的两个边缘布线源极导体或栅极导体;并且由此有助于减小所需的在晶体管阵列之外的衬底面积。另外，对于使用其源极输出端子和栅极输出端子的顺序与TFT阵列边缘处的源极导体和栅极导体的顺序相匹配的组合源极/驱动器芯片的示例，存在以下额外优势:晶体管阵列之外的所有导体可以被限定在同一层级(即在单个导体层中)。
[0039]除了上述特别提到的变型之外，对于本领域技术人员明显的是，在本发明的范围内可以对上述实施例进行各种其他变型。
[0040]这里本申请单独公布了本文所描述的各个单独特征以及两个或更多这种特征的组合，使得不论这些特征或特征的组合是否解决本文所揭露的任何问题，都能够依据本领域技术人员的一般常识以本说明书为基础实施这些特征或特征的组合，而不限于权利要求的范围。申请人表明本申请的方面可由任何这种单独特征或特征的组合组成。
【主权项】
1.一种包含晶体管阵列的装置，其中所述装置包括:在第一层级的第一导体层，所述第一导体层限定了为所述晶体管阵列提供源电极或栅电极中的一个的多个第一导体;在第二层级的第二导体层，所述第二导体层限定了为所述晶体管阵列提供源电极或栅电极中的另一个的多个第二导体;其中所述第二导体层还在限定了所述第二导体之间的一个或多个位置处的布线导体，每个布线导体通过一个或多个层间导电连接连接到相应的第一导体。2.如权利要求1所述的装置，其中所述第一导体为所述晶体管阵列提供源电极，而所述第二导体为所述晶体管阵列提供栅电极。3.如权利要求2所述的装置，其中每个第一导体与所述晶体管阵列的相应的一个或多个列相关联，而每个第二导体与所述晶体管阵列的相应的一个或多个行相关联。4.如权利要求1所述的装置，其中所述第一导体为所述晶体管阵列提供栅电极，而所述第二导体为所述晶体管阵列提供源电极。5.如前述权利要求中的任何一项所述的装置，其中所述第二导体和所述布线导体终止于所述晶体管阵列的共用侧。6.如权利要求5所述的装置，还包括在所述晶体管阵列的所述共用侧的驱动器芯片，所述驱动器芯片包括源极输出端子和栅极输出端子，其中所述源极输出端子和所述栅极输出端子的顺序与在所述晶体管阵列的所述共用侧处的所述第二导体和所述布线导体的顺序相匹配。7.如前述权利要求中的任何一项所述的装置，其中所述第一层级在所述第二层级之下。8.如前述权利要求中的任何一项所述的装置，其中所述层间导电连接形成均匀的层间连接阵列的一部分，所述均匀的层间连接阵列还包括未连接到任何第一导体的层间连接。
【专利摘要】一种包含晶体管阵列的装置，其中该装置包括：在第一层级的第一导体层，第一导体层限定了为所述晶体管阵列提供源电极或栅电极中的一个的多个第一导体；在第二层级的第二导体层，第二导体层限定了为所述晶体管阵列提供源电极或栅电极中的另一个的多个第二导体；其中该第二导体层还限定了在所述第二导体之间的一个或多个位置处的布线导体，每个布线导体通过一个或多个层间导电连接连接到相应的第一导体。
【IPC分类】H01L27/12
【公开号】CN105659384
【申请号】
【发明人】S·里德尔
【申请人】弗莱克因艾伯勒有限公司
【公开日】2016年6月8日
【申请日】2014年10月7日