适用于集成电路的保护电路与输入电路的利记博彩app
【技术领域】
[0001]本发明是有关于一种保护电路与输入电路，且特别是有关于一种适用于集成电路(integrated circuit, IC)的保护电路与输入电路。
【背景技术】
[0002]集成电路出厂前通常要经过一些测试，例如在闩锁测试(latch-up test)中，要分别对集成电路的焊垫(pad)施加正电压、正电流与负电流。其中负电流测试是透过焊垫自集成电路内部的接地端抽取电流，所以此时焊垫的电压是低于接地电压的负电压。
[0003]在集成电路中，有些内部电路会受到外来的负电压影响。如果这样的内部电路所对应的焊垫进行负电流测试，负电压就会进入内部电路，扰乱其中的讯号或操作，造成电路功能失常。
【发明内容】
[0004]本发明提供一种保护电路与输入电路，以防止负电压经由焊垫传入集成电路内部。
[0005]本发明的保护电路包括晶体管、电压选择器、反相器(inverter)、电阻、以及开关电路。晶体管耦接保护电路的输入端。电压选择器耦接晶体管与保护电路的该输入端，将保护电路的输入端的电压与接地电压其中较低者输出至晶体管。反相器耦接晶体管。电阻耦接于电源电压与反相器之间。开关电路耦接反相器、默认电压、以及保护电路的输出端，受反相器控制而连接默认电压与保护电路的输出端或使保护电路的输出端浮置。
[0006]本发明的输入电路用于集成电路，此输入电路包括二极管(d1de)、电阻、第一保护电路、以及第二保护电路。二极管的阳极(anode)耦接集成电路的焊垫。二极管的阴极(cathode)耦接电源电压。第一保护电路耦接于焊垫与集成电路的接地端之间，提供静电放电(electrostatic discharge, ESD)保护。电阻稱接于焊垫和集成电路的内部电路之间。第二保护电路的输入端耦接焊垫。第二保护电路的输出端耦接于电阻和内部电路之间。第二保护电路在输入端的电压小于零时将输出端拉升至默认电压，并在输入端的电压大于或等于零时使输出端浮置(floating)。
[0007]如上所述，第二保护电路的输出端耦接集成电路的内部电路。第二保护电路能在输入端的电压小于零时将输出端拉升至默认电压，所以能避免负电压进入内部电路而造成功能失常。
[0008]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0009]图1是依照本发明的一实施例的一种集成电路的输入电路的示意图。
[0010]图2是依照本发明的一实施例的一种保护电路的示意图。
[0011]图3是依照本发明的另一实施例的一种保护电路的示意图。
[0012]【符号说明】
[0013]100:集成电路
[0014]110、120:保护电路
[0015]130:焊垫
[0016]140:内部电路
[0017]150:输入电路
[0018]210:电压选择器
[0019]220、320:反相器
[0020]230、310:开关电路
[0021]Dl:二极管
[0022]GND:接地端
[0023]IN:输入端
[0024]OUT:输出端
[0025]Ql?Q8:晶体管
[0026]Rl ?R3:电阻
[0027]VDD:电源电压
【具体实施方式】
[0028]图1是依照本发明的一实施例的一种集成电路100的输入电路150的示意图。输入电路150包括二极管D1、电阻R1、以及保护电路110和120。二极管Dl的阳极耦接集成电路100的焊垫130。二极管Dl的阴极耦接电源电压VDD。电阻Rl耦接于焊垫130和集成电路100的内部电路140之间。保护电路110耦接于焊垫130与集成电路100的接地端GND之间，提供静电放电保护。在进行负电流测试时，是透过焊垫130和保护电路110自接地端GND抽取电流。
[0029]保护电路120的输入端IN耦接焊垫130，所以输入端IN的电压等于焊垫130的电压。保护电路120的输出端OUT耦接于电阻Rl和内部电路140之间。当焊垫130的电压大于或等于零时，保护电路120的输入端IN的电压同样大于或等于零，保护电路120使输出端OUT浮置。如此在正常操作时，保护电路120不会影响外来信号从焊垫130到内部电路140的传递。当焊垫130的电压小于零时，保护电路120的输入端IN的电压同样小于零，保护电路120将输出端OUT拉升至一个大于或等于零的默认电压，例如O或VDD。如此可避免焊垫130的负电压进入内部电路140。
[0030]保护电路110包括晶体管Ql和电阻R2。晶体管Ql为N通道金属氧化物半导体场效晶体管(n-channel metal-oxi de-semi conductor field-effect transistor，简称为NMOS晶体管)。晶体管Ql的漏极(drain)耦接焊垫130。晶体管Ql的基极(body)与源极(source)耦接接地端GND。电阻R2耦接于晶体管Ql的栅极(gate)与接地端GND之间。[0031 ] 图2是依照本发明的一实施例的保护电路120的示意图。保护电路120包括晶体管Q2、电阻R3、电压选择器210、反相器220、以及开关电路230。晶体管Q2为NMOS晶体管。晶体管Q2的源极耦接保护电路120的输入端IN。晶体管Q2的栅极接地。晶体管Q2的基极接收电压选择器210的输出电压。晶体管Q2的漏极耦接反相器220。电压选择器210耦接晶体管Q2的基极与保护电路120的输入端IN。电压选择器210可将保护电路120的输入端IN的电压与接地电压其中较低者输出至晶体管Q2的基极。如此可使晶体管Q2的基极电压不会高于晶体管Q2的源极电压，以免晶体管Q2发生错误的导通。
[0032]电压选择器210包括晶体管Q3和Q4。晶体管Q3和Q4都是NMOS晶体管。晶体管Q3的源极耦接保护电路120的输入端IN。晶体管Q3的栅极接地。晶体管Q3的基极与漏极耦接晶体管Q2的基极。晶体管Q4的源极接地。晶体管Q4的栅极耦接保护电路120的输入端IN。晶体管Q4的基极与漏极耦接晶体管Q2的基极。
[0033]当输入端IN的电压高于接地电压，晶体管Q3关闭，晶体管Q4开启。晶体管Q4将接地电压输出至晶体管Q2的基极。当输入端IN的电压低于接地电压，晶体管Q3开启，晶体管Q4关闭。晶体管Q3将输入端IN的电压输出至晶体管Q2的基极。
[0034]反相器220耦接晶体管Q2的漏极。反相器220包括晶体管Q5和Q6，其中晶体管Q5为P通道金属氧化物半导体场效晶体管(p-channel metal-oxi de-semi conductorfield-effect transistor,简称为PMOS晶体管)，晶体管Q6为NMOS晶体管。电阻R3 f禹接于电源电压VDD与反相器220之间。本实施例中，上述的默认电压为接地电压。开关电路230耦接反相器220、接地电压、以及保护电路120的输出端OUT。开关电路230受反相器220控制而连接保护电路120的输出端OUT和接地电压，或受反相器220控制而使保护电路120的输出端OUT浮置。
[0035]开关电路230包括晶体管Q7。晶体管Q7为NMOS晶体管。晶体管