薄膜晶体管、阵列基板及其制备方法以及显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种薄膜晶体管、阵列基板、显示装置及阵列基板的制备方法。
【背景技术】
[0002]近年来，在平板显示尤其是有机发光二极管(Organic Light-Emitting D1de，简称0LED)领域，基于半导体设计的薄膜晶体管(Thin Film Transistor，简称TFT)越来越受到业内人士的重视。
[0003]目前，应用于平板显示的薄膜晶体管的半导体层的材料主要为硅，包括非晶硅、多晶硅、微晶硅等。然而，非晶硅薄膜晶体管对光较为敏感、迀移率较低(<lcm2/VS)，且稳定性较差;多晶硅薄膜晶体管虽然迀移率较高，但是由于晶界的影响导致其电学均匀性较差，此外，多晶硅制备温度高、成本高以及难以大面积晶化的特性，限制了其在平板显示中的应用;微晶硅制备难度较大，晶粒控制技术难度较高，不容易实现大面积规模量产。
[0004]在传统硅工艺制备的半导体层存在众多缺陷的情况下，氧化物半导体层应运而生。氧化物半导体层具有迀移率较高、对可见光透明的优点，在平板显示的TFT领域，氧化物半导体层已经逐渐替代传统硅工艺制备的半导体层，并成为主流趋势。
[0005]现有技术中，氧化物半导体层的代表主要为氧化铟镓锌(IGZO)、氧化铟锌(IZO)等，IGZO或者IZO等材料对酸均较为敏感，无法在其表面采用湿法刻蚀的方法刻蚀源漏电极层，因此，现有技术通常需要在半导体层的表面增加一层刻蚀阻挡层，来保护半导体层不被刻蚀液损坏，这使得薄膜晶体管的制备工艺较为繁琐，制备成本较高，此外，地球上铟的含量有限，导致其价格昂贵，这无形之中又增加了薄膜晶体管的制备成本。
【发明内容】
[0006]本发明的目的是提供一种薄膜晶体管、阵列基板、显示装置及阵列基板的制备方法，以提高薄膜晶体管半导体层的抗酸性，并降低薄膜晶体管的制备成本。
[0007]本发明实施例提供一种薄膜晶体管，包括半导体层，所述半导体层包括掺入锡的氧化锆。
[0008]在本发明实施例中，薄膜晶体管的半导体层为掺入锡的氧化锆，退火处理后的半导体层的抗酸性较强，可以在其表面通过湿法刻蚀形成源漏电极层，相比现有技术，无需设置刻蚀阻挡层，因此，薄膜晶体管的制备工艺得到了简化，生产成本较低;并且，氧化锆中掺入锡后，锡可以调控氧化锆的能带结构，使得氧化锆的能级发生变化，进而容易形成载流子，增强了半导体层的导电性;此外，相比现有技术，本发明实施例提供的薄膜晶体管的半导体层不包含铟，因此大大降低了薄膜晶体管的制备成本。
[0009]具体的，所述氧化锆中掺入锡的量为I%?95%。
[0010]优选的，所述氧化锆中掺入锡的量为10%?90%。
[0011 ]更优的，所述氧化锆中掺入锡的量为50%。
[0012]具体的，所述半导体层的厚度为1nm?200nmo
[0013]本发明实施例提供了一种阵列基板，包括如上述任一技术方案所述的薄膜晶体管。该阵列基板的制备工艺较为简单，成本较低。
[0014]本发明实施例提供了一种显示装置，包括上述任一技术方案所述的阵列基板。该显示装置的制备工艺较为简单，成本较低。
[0015]本发明实施例提供了一种阵列基板的制备方法，包括:形成半导体层，所述半导体层包括掺入锡的氧化锆;对所述半导体层进行退火处理。采用该方法制备的阵列基板，其薄膜晶体管的半导体层抗酸性较高，薄膜晶体管的成本较低。
[0016]优选的，所述形成半导体层，具体包括:形成掺入锡的氧化锆覆盖层;采用浓度为5%的盐酸刻蚀所述掺入锡的氧化锆覆盖层，形成半导体层。
[0017]优选的，所述对所述半导体层进行退火处理，具体包括:将所述半导体层在200V?500°C之间进行20min?120min的退火处理。
[0018]更优的，所述对所述半导体层进行退火处理，具体包括:将所述半导体层在350°C的条件下进行30min的退火处理。
[0019]优选的，所述氧化锆覆盖层中掺入锡的量为1%?95%，在此条件下，刻蚀所述掺入锡的氧化锆覆盖层的速率大于100nm/min，并且在对所述半导体层进行退火处理后，浓度为5 %的盐酸对所述半导体层的破坏刻蚀速率小于50nm/ m i η。
[0020]更优的，所述氧化锆覆盖层中掺入锡的量为10%?90%，在此条件下，刻蚀所述掺入锡的氧化锆覆盖层的速率大于200nm/min，并且在对所述半导体层进行退火处理后，浓度为5 %的盐酸对所述半导体层的破坏刻蚀速率小于20nm/ m i η。
【附图说明】
[0021 ]图1为本发明一实施例阵列基板的截面示意图；
[0022]图2为本发明另一实施例阵列基板的截面示意图；
[0023]图3为本发明一实施例阵列基板的制备方法流程图；
[0024]图4为本发明另一实施例阵列基板的制备方法流程图；
[0025]图5为本发明又一实施例阵列基板的制备方法流程图；
[0026]图6为本发明实施例半导体层载流子迀移率随含锡量的变化曲线图。
[0027]附图标记说明:
[0028]1-基板
[0029]2-栅极
[0030]3-栅极绝缘层
[0031]4-半导体层
[0032]51-源极
[0033]52-漏极
【具体实施方式】
[0034]为了提高薄膜晶体管半导体层的抗酸性，并降低薄膜晶体管的制备成本，本发明实施例提供了一种薄膜晶体管、阵列基板、显示装置及阵列基板的制备方法。
[0035]本发明实施例提供了一种薄膜晶体管，如图1所示，包括半导体层4，半导体层4包括掺入锡的氧化锆。
[0036]上述薄膜晶体管还包括栅极2、栅极绝缘层3、位于半导体层4之上且间隔设置的源极51和漏极52。在本发明实施例中，薄膜晶体管的半导体层为掺入锡的氧化锆，退火处理后的半导体层的抗酸性较强，可以在其表面通过湿法刻蚀形成源漏电极层，相比现有技术，无需设置刻蚀阻挡层，因此，薄膜晶体管的制备工艺得到了简化，生产成本较低;并且，氧化锆中掺入锡后，锡可以调控氧化锆的能带结构，使得氧化锆的能级发生变化，进而容易形成载流子，增强了半导体层的导电性;此外，相比现有技术，本发明实施例提供的薄膜晶体管的半导体层不包含铟，因此大大降低了薄膜晶体管的制备成本。
[0037]较优的，氧化锆中掺入锡的量为I%?95%。
[0038]更优的，氧化锆中掺入锡的量为10%?90%。
[0039]在本发明实施例中，掺入锡的氧化锆(以下简称掺锡氧化锆)通常采用物理气相沉积的方法制备。刚制备出的掺锡氧化锆为非晶态，当氧化锆中掺入锡的量为1%?95%时，掺锡氧化锆在5 %浓度的盐酸下的刻蚀速率大于100nm/min，更优的，当氧化锆中掺入锡的量为10 %?90 %时，掺锡氧化锆在5 %浓度的盐酸下的刻蚀速率大于200nm/min。基于掺锡氧化锆这样的特性，在薄膜晶体管的制备过程中，本领域技术人员可以采用浓度为5%的盐酸对掺锡氧化锆进行湿法刻蚀图形化处理，进而形成薄膜晶体管的半导体层。
[0040]此后，将半导体层在200°C?500°C之间进行20min?120min的退火处理，退火处理后的半导体层为晶态，此时，半导体层抗酸的破坏刻蚀性越来越强，当半导体层掺入锡的量为I %?95 %时，5 %浓度的盐酸对其的破坏刻蚀速率小于50nm/min，更优的，当半导体层掺入锡的量在10%?90%时，5%浓度的盐酸对其的破坏刻蚀速率小于20nm/min。基于半导体层退火处理后的抗酸特性，本领域技术人员可以在薄膜晶体管的半导体层表面制备金属电极层，然后在金属电极层表面采用浓度为5%的盐酸对金属电极层进行湿法刻蚀图形化处理，进而形成源极和漏极，同时不影响半导体层的结构。而现有技术中的半导体层由于对酸较为敏感，无法在其上表面采取湿法刻蚀图形化的方式形成源漏极，因此，现有技术通常需要在半导体层的表面增加一层刻蚀阻挡层，来保护半导体层不被刻蚀液损坏，因此，相比现有技术而言，本发明实施例大大简化了工艺步骤，并且降低了工艺成本。
[0041]更优的，氧化锆中掺入锡的量为50%。除此之外，氧化锆中掺入锡的量还可优选为10%、30% 或者 90%。
[0042]如图6所示，为半导体层载流子迀移率随半导体层含锡量的变化曲线图。本申请的发明人经过测试，发现掺入锡的量为10%的氧化锆，其载流子迀移率为1.lcmVV1，掺入锡的量为30 %的氧化锆，其载流子迀移率为2.Scm2V-1S-1，掺入锡的量为50 %的氧化锆，其载流子迀移率为4.ScmV1s-1，此时载流子的迀移率达到峰值，掺入锡的量为90 %的氧化锆，其载流子迀移率为4.2cm2V^s^。由上述含锡量为10 %,30%,50%或90 %的氧化锆制备的半导体层中，载流子迀移率相对较大，有利于增强半导体层的导电性。
[0043]在上述各实施例中，栅极2通常为导电材料，例如可以为金属、金属合金、导电金属氧化物或者为两层以上的导电材料，如钼(Mo)/铝(Al)/钼(Mo)等，栅极的厚度通常为50nm?100nm;栅极绝缘层3通常为电介质材料，例如可以为二氧化娃(Si02)、氮化娃(SiNx)、氮氧化娃(8；[-0-幻、氧化招(41203)、五氧化二钽(13205)、三氧化二乾(￥203)或者二氧化給(HfO2)中的