便我们描述并界定出基材上含有相同或类似元件的区域，其并未限定了所描述实施例的精神与范畴。
[0057]再者，文中所用的「形成」、「沉积」、或是「设置」等词是用来描述在基材上施加一材料层的动作。这些用词的是立意来描述任何可形成材料层的技术，其包含但不限定为热生长、溅镀、蒸镀、化学气相沉积、外延生长、电镀等。视各个实施例而定，沉积动作可以是以任何熟知的方法来进行。例如，沉积动作可包含任何生长、涂布、或是将材料转移到一基材上的制作工艺。一些熟知的技术包括:物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)、等离子体辅助化学气相沉积(CVD)、或其他方法等。
[0058]此外，描述中所用的「基底」等词绝大部分指的都是硅基底。然而，在本文中，基底也可以是指任何广泛使用的半导体材料，如锗(Ge)、砷化镓(AsGa)、磷化铟(InP)等。在其他实施例中，基底也有可能是非导电性的，如玻璃基材或是蓝宝石晶片。
[0059]现在请依序参照图2-图10，其示意性地描绘出根据本发明优选实施例中一分栅式非挥发性存储单元的制作流程的截面图。首先，请参照图2，本发明的非挥发性存储单元或元件是从一半导体基底100开始制作，如一硅晶片。基底100 —般预设是P型半导体基材，或是具有已预先界定的P型阱区域，而其后续掺杂形成的源极/漏极区域则是N型。当然，也有可能基底100是N型半导体基材而源极/漏极区域则是P型。
[0060]如图2所示，在本发明优选实施例中，基底100被分为数个区域100A，100B, 100C及100D，分别用来设置不同性质类型的半导体元件。区域100A为存储元件区域，其上预定用来形成本发明的非挥发性存储单元(cell)，如包含选择栅(SG)、浮置栅(FG)、控制栅(CG)以及抹除栅(EG)等存储单元部位，此区域为本发明结构与方法主要所要描述的部分。基底100上存储元件区域100A以外的区域则包含用来形成逻辑控制电路的区域，如区域100B与区域100C是作为高压(HV)电路区域，分别为设有P型阱与N型阱的两种类型态样，区域100D则是作为低压(LV)电路区域，为P型阱与N型阱的组合态样。上述各区域100A, 100B, 100C及100D之间或者其上所形成的各种半导体元件以预先形成的浅沟槽隔离结构(STI) 101来分隔。需注意为了图示简明之故，后续图示中各区域中都将仅绘示出一个半导体元件(如一存储单元)来说明本发明的制作流程。
[0061]参照图2，基底100上依序形成有第一氧化硅层103、第一多晶硅层105、第二氧化硅层107、第二多晶硅层109、以及一绝缘层111，例如包含有氧化硅/氮化硅/氧化硅(ONO) 11 la/11 lb/11 Ic的三层复合结构。在本发明优选实施例中，第一多晶硅层105为后续制作工艺中预定形成的浮置栅结构的材料层，第二多晶硅层109为预定形成的控制栅结构的材料层，绝缘层111则用来作为硬掩模结构。
[0062]接着请参照图3，在此步骤中，上述形成的第二氧化硅层107、第二多晶硅层109以及一绝缘层111被图形化成两个堆叠结构SI与S2。此图形化步骤可包含但不限定有:在绝缘层111上沉积光致抗蚀剂材料，并以曝光显影等步骤界定出具有预定图形的光致抗蚀剂(未示于图中)；以该光致抗蚀剂为掩模进行一各向异性(anisotropic)的干蚀刻制作工艺蚀刻未受遮挡的第二氧化硅层107、第二多晶硅层109以及一绝缘层111，直到下方的第一多晶硅层105露出。在此优选实施例中，此步骤界定出了浮置栅上方的控制栅109a图形。需注意，尽管图3中仅绘示出了两个堆叠结构SI与S2，其代表单一分栅式非挥发性存储单元所具备的两控制栅部位，然而阅者应能清楚了解到存储元件区域10A上会具有许多这类彼此分隔的堆叠结构。
[0063]完成堆叠结构SI与S2的界定后，接下来请参照图4。首先，堆叠结构SI与S2的周围会形成间隔壁113，形成此间隔壁113的步骤可包含但不限定有:在堆叠结构SI与S2上沉积共形的(conformal)氧化娃层与氮化娃层；接着进行一各向异性的蚀刻制作工艺蚀刻该氧化硅层与氮化硅层，形成同时包含有氧化硅与氮化硅的复层间隔壁113。
[0064]参照图4，间隔壁113形成后，在两堆叠结构SI与S2之间的区域(后文中称为内部区域)上方形成光致抗蚀剂115，光致抗蚀剂115会覆盖内部区域以及两边部分的堆叠结构SI与S2。接着，以光致抗蚀剂115以及堆叠结构SI与S2为掩模对下方的第一氧化硅层103与第一多晶硅层105进行一各向异性蚀刻，所得的结构即如图4所示。此步骤初步地在存储元件区域100A上界定出各个分栅式非挥发性存储单元的范围，堆叠结构SI与S2之间的内部区域则为预定要形成抹除栅的区域。需注意此步骤也同时去除了其他区域的第一氧化娃层103与第一多晶娃层105。
[0065]接下来请参照图5。在此步骤中，首先去除前述的光致抗蚀剂115后，在堆叠结构SI与S2的外侧壁上形成另一间隔壁117，此间隔壁117可为氧化硅，以与前述间隔壁相同的利记博彩app来形成。接着去除堆叠结构SI与S2之间的第一氧化硅层103与第一多晶硅层105。此去除步骤可包含但不限定有:在基底100与堆叠结构SI与S2上覆盖一层光致抗蚀剂(未示于图中)并裸露出堆叠结构SI与S2之间的内部区域；进行一各向异性蚀刻步骤去除该内部区域的第一氧化硅层103与第一多晶硅层105，以裸露出下方的基底100表面。此步骤界定出了本发明分栅式非挥发性存储单元的两浮置栅105a图形。需注意在优选实施例中，浮置栅105a的宽度比控制栅109a的宽度大，但不以此为限。
[0066]参照图5，在界定出浮置栅105a后，接着进行高压离子注入制作工艺在裸露出的基底100内形成一共同的源极(线)区域121。源极区域121，接着在堆叠结构SI与S2的内侧壁上形成另一间隔壁119。在本发明优选实施例中，间隔壁119作为后续所形成的抹除栅与浮置栅105a以及控制栅109之间的绝缘层。如此，即完成了包含有浮置栅(FG)与控制栅(CG)的堆叠结构SI与S2的整体制作后，从图中可以看到堆叠结构SI与S2基本上呈对称的态样。
[0067]接下来即进行存储单元中选择栅(SG)以及抹除栅(EG)的制作。请参照图6，首先，在裸露出的基底100表面上形成一薄氧化层125，此氧化层125会作为各区域中元件的栅极氧化层，例如存储元件区域100A中存储单元的选择栅与基底100之间的栅极氧化层，其可能因为对应基底上不同的区域或元件而有不同的厚度。接着，在氧化层125与堆叠结构SI与S2上沉积一多晶硅层127。在本发明优选实施例中，此多晶硅层127同时作为存储元件的选择栅以及逻辑区域电路元件的栅极的材料层。
[0068]需注意在本发明中，此多晶硅层127采用共形沉积的方式，亦即以此方式所沉积的多晶硅层127基本上会具有一致的厚度，如位于基底面上的厚度T，而特别是位于堆叠结构SI与S2外侧壁上的多晶硅层，其会具有相同的宽度W，此为本发明后续制作工艺中能自对准(self-align)形成等宽的选择栅的重要因素，而多晶硅层127也会填满堆叠结构SI与S2之间的内部区域。
[0069]接下来，由于要以本发明所提出的特殊方法来形成存储单元的选择栅，存储元件区域10A与逻辑电路区域100B，100C, 100D中的栅极结构必须要分别制作。故此，先在逻辑电路区域100B，100C, 100D中的共形多晶硅层127上形成一层覆盖氧化层(cap oxide) 129,使得逻辑电路区域100B，100C, 100D上