电层12、电荷储存层14、介电层18a以及控制栅20。每一虚拟字线60例如是沿第一方向Dl延伸。每一虚拟字线60串接多个虚拟存储单元60a。每一虚拟存储单元60a包括部分的介电层12、虚拟层16、介电层18b以及虚拟控制栅30。
[0050]介电层12位于基底10上。介电层12的材料包括氧化物、氮化物、氮氧化物或其组合。介电层12的材料例如是氧化硅。形成介电层12的方法例如是化学气相沉积法或热氧化法。在一实施例中，介电层12例如是做为存储单元的隧穿介电层。
[0051]电荷储存层14位于介电层12上。电荷储存层14可以是导体层或电荷捕捉介电层。电荷储存层14的材料包括多晶娃、掺杂的多晶娃、氧化娃、氮化娃或其组合。在一实施例中，电荷储存层14例如是浮置栅极(floating gate)。虚拟层16位于介电层12上，虚拟层16的材料例如是与电荷储存层14相同。在本发明的一实施例中，虚拟层16并未具有储存电荷的功能。形成电荷储存层14以及虚拟层16的方法包括在介电层12上形成导体材料层(未绘示)，接着图案化上述导体材料层以形成多个电荷储存层14以及多个虚拟层16。
[0052]值得注意的是，在上述图案化导体材料层的过程中，由于刻蚀工艺上的限制，在靠近基底10表面的地方容易留下残留物(residue)!?。上述残留物R例如是随机分布于任意两个电荷储存层14之间、虚拟层16之间或是电荷储存层14与虚拟层16之间。上述现象使得部分电荷储存层14与部分虚拟层16相连,如此一来,于后续施加单一电压于电荷储存层14时，将会造成电荷储存层14的电位下降。
[0053]此外，于电荷储存层14两旁的基底10中更可包括掺杂区(未绘示)，上述掺杂区例如是做为存储单元的源极和漏极。
[0054]请继续参照图1A，介电层18a、18b分别位于电荷储存层14以及虚拟层16上。介电层18a、18b的材料包括氧化硅、氮化硅、氮氧化硅或其组合。介电层18a、18b可为单层或复合层。在一实施例中，介电层18a、18b例如是单层的氧化硅层。在另一实施例中，介电层18a、18b例如是由氧化层/氮化层/氧化层(0xide-Nitride-0xide，0N0)所构成的复合层。介电层18a、18b的形成方法例如足化学气相沉积法或热氧化法。在本发明的一实施例中，介电层18a例如是做为存储单元的栅间介电层。
[0055]控制栅20位于介电层18a上。控制栅20的材料包括多晶硅、掺杂的多晶硅、金属硅化物或其组合。控制栅20例如是朝第一方向Dl延伸，与电荷储存层14接触。虚拟控制栅30位于介电层18b上。虚拟控制栅30的材料例如是与控制栅20相同。虚拟控制栅30例如是朝第一方向Dl延伸，且平行于控制栅20。在一实施例中，每一虚拟控制栅30的至少一侧与控制栅20相邻。
[0056]在本发明中，上述群组101包括至少一字线40以及至少一虚拟字线60。在一实施例中，群组101包括一个字线40以及两条虚拟字线60。虚拟字线60分别位于字线40的两侦牝且每一群组101中的虚拟字线60与相邻的群组101中的虚拟字线60相邻。另外，每一群组101中的虚拟字线60也可以是与相邻的群组101中的字线40相邻。然而，本发明不以此为限，在其他的实施例中，每一群组101也可分别包括两个或两个以上的字线40以及虚拟字线60。本发明所属技术领域中具有通常知识者可依所需白行调整群组内的字线40以及虚拟字线60的数目。
[0057]此外，在一实施例中，字线40以及虚拟字线60可以透过导线电性连接。
[0058]值得注意的是，于后续操作存储元件时，将施加电压至同一群组101中的字线40以及虚拟字线60。在一实施例中，施加相同电压至同一群组101中的字线40以及虚拟字线60，使其二者具有相同的电位。以下将以操作存储元件10a为示范性实施例。
[0059]图3为依照本发明的一实施例所绘示的存储元件10a的操作流程的示意图。
[0060]请参照图3，存储元件10a的操作方法包括以下步骤。步骤302，选择至少一群组101，并对所选择的群组101进行操作。上述操作包括编程、读取或擦除。在一实施例中，可选择单一群组101或是多个群组101同时进行上述操作。接着，步骤304，施加第一偏压至所选择的群组101中的字线40，以使字线40具有电位Vl。然后，步骤306，施加第二偏压至所选择的群组101中的虚拟字线60，以使虚拟字线60具有电位V2。上述第一偏压以及第二偏压可包括高压或低压。第一偏压与第二偏压可以是相等或不相等。在一实施例中，字线40的电位Vl与虚拟字线60的电位V2相同。然而，本发明不限于上述方法。在另一实施例中，当施加第一偏压至群组101中的字线40时，同时施加第二偏压至群组101中的虚拟字线60，此第二偏压与第一偏压相同，以使字线40以及虚拟字线60具有相同的电位。
[0061]当对群组101中的字线40进行如编程的操作时，由于同时对群组101中的虚拟字线60施加相同的编程偏压，使得字线40以及虚拟字线60的电位相同，因此即使字线40下方的电荷储存层14因残留物R而与邻近的虚拟层16相连(如图2所示)，电荷储存层14中的电子也不会通过上述残留物R而迁移至邻近的虚拟层16。如此一来，可避免存储元件10a发生电荷流失或电荷增加的问题。
[0062]此外，由于上述字线与邻近的虚拟字线同时施加偏压，使得字线的内多晶硅介电层(interpoly dielectric layer, IPD)电容以及整体电容改变。纵使字线下方的电荷储存层14因残留物R而与邻近的虚拟层16相连，字线的电位也不会因此而有所下降。如此一来，与习知的字线相比，上述字线的栅极耦合比将会提升。因此，上述操作方法可改善慢速编程以及字线之间相互干扰的问题，进而大幅改善存储元件10a的原位错误率。
[0063]综上所述，本发明提供的存储元件的操作方法，通过在存储元件中形成包括至少一字线以及至少一虚拟字线的群组，并对上述群组中的字线以及虚拟字线分别施加偏压。如此一来，当上述偏压相同时，群组中的字线以及虚拟字线便具有相同的电位。因此，即使存储元件中的字线或虚拟字线因受刻蚀工艺上的限制而彼此相连，字线的最终电位也不会因为彼此有电位差而有所下降，进而改善慢速编程、电荷损失、电荷增加以及字线之间相互干扰的问题，并可进一步提升存储元件的栅极耦合比以及改善原位错误率。
[0064]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种存储元件的操作方法，该存储元件包括一基底、多个字线以及多个虚拟字线，这些字线以及这些虚拟字线位于该基底上，每一虚拟字线的至少一侧与所述字线相邻，其中至少一字线以及至少一虚拟字线形成一群组，该操作方法包括: 选择至少一群组，并对所述群组进行一操作； 施加一第一偏压至所述群组中的所述字线；以及 施加一第二偏压至所述群组中的所述虚拟字线。2.根据权利要求1所述的存储元件的操作方法，其中当施加该第一偏压至所述群组中的所述字线时，同时施加该第二偏压至所述群组中的所述虚拟字线。3.根据权利要求1所述的存储元件的操作方法，其中所述群组中的所述字线与所述虚拟字线的电位相同。4.根据权利要求1所述的存储元件的操作方法，其中每一群组包括两个所述虚拟字线以及一个所述字线，这些虚拟字线分别位于所述字线的两侧。5.—种存储元件,包括: 一基底; 多个字线，位于该基底上；以及 多个虚拟字线，位于该基底上，每一虚拟字线的至少一侧与该字线相邻， 其中至少一字线以及至少一虚拟字线形成一群组，该群组中的所述字线以及所述虚拟字线的电位相同。6.根据权利要求5所述的存储元件，其中每一群组包括两个所述虚拟字线以及一个所述字线，这些虚拟字线分别位于所述字线的两侧。7.根据权利要求5所述的存储元件，其中相邻的两个群组包括同一虚拟字线。8.根据权利要求5所述的存储元件，其中部分这些字线与部分这些虚拟字线接触。9.一种存储元件,包括: 一基底；以及 多个字线群组，位于该基底上，每一字线群组包括: 至少一字线；以及 至少一虚拟字线，相邻于所述字线，其中所述虚拟字线与所述字线的电位相同。10.根据权利要求9所述的存储元件，其中所述字线群组中的部分所述字线与部分所述虚拟字线接触。
【专利摘要】本发明公开了一种存储元件及其操作方法。存储元件包括基底、多个字线以及多个虚拟字线。所述字线以及所述虚拟字线位于基底上。每一虚拟字线的至少一侧与字线相邻。至少一字线以及至少一虚拟字线形成一群组。所述存储元件的操作方法包括以下步骤。选择至少一群组，并对所述群组进行操作。施加第一偏压至所述群组中的字线。施加第二偏压至所述群组中的虚拟字线。
【IPC分类】H01L27/115, G11C16/10
【公开号】CN105655337
【申请号】
【发明人】李亚睿
【申请人】旺宏电子股份有限公司
【公开日】2016年6月8日
【申请日】2014年11月12日