用于高电压(hv)静电放电(esd)保护的rc堆迭式mosfet电路的利记博彩app
【技术领域】
[0001]本发明关于在高电压(HV)电路应用中为抵抗ESD提供保护的集成电路(IC)的装置及方法。
[0002]相关申请案交互参照
[0003]本申请案主张2014年11月30日提出申请的美国专利申请案第62/085,630的利益及优先权，其全文引用合并于本文中。
【背景技术】
[0004]功率管理、功率转换、IXD/显示器、汽车及其它应用中使用的高电压(HV)集成电路一般的操作范围是在12V与100V之间。堆迭式场效晶体管(FET)为主的单元结构通常是用于设计HV电路。静电放电(ESD)的出现会严重地且无法弥补地破坏未受到保护的电子电路，包括HV集成电路。基于此，许多HV集成电路晶片可包括内建ESD装置，以对于防止造成破坏的电流的不良流动提供一些保护措施。
[0005]HV应用中的ESD保护装置一般易于锁存错误，这是因为FET操作电压可能超过其设计窗(一般是介于供应电压(VDD)与装置崩溃电压(BVDSS)之间)。将FET单元装置(例如:匪OS类型)堆迭会使触发电压及保持电压以比例因素N增加，其中N是装置堆迭的数目。亦即，虽然N个FET的堆迭配置有可能使总保持电压变为各单元保持电压的N倍，但同时也提供高很多的触发电压(一般高于BVDSS)，这由于无法在装置崩溃前先触发保护特征，而无法达至IjESD装置的主要目的。
[0006]经由前述论述，希望提供用以改良HV应用中ESD保护电路稳健度及可靠度的工具及技术。
【发明内容】
[0007]所揭示的是基本上与在高电压(HV)电路应用中为抵抗ESD提供保护的集成电路(IC)的装置及方法有关的具体实施例。装置包括经串联堆迭以提供N级堆迭的N个场效晶体管(FET)，其中N是大于I旳整数。装置的第一接垫耦接至第一FET，而且第二接垫耦接至第NFET。装置亦包括经组态以回应于ESD事件而在第一接垫与第二接垫间造成短路的RC控制电路。RC控制电路经组态以并行提供以循序方式控制该N个FET闭合并且造成短路的充分电压。
[0008]在另一具体实施例中，装置包括经串联堆迭以提供N级堆迭的N个场效晶体管(FET)，其中N是大于I旳整数。RC控制电路可操作以回应于ESD事件，将该N个FET各者的操作状态从断开状态切换至闭合状态。该ESD事件造成该RC控制电路诱发该N个FET各者中的基极电流，藉以按照串级方式触发该N个FET的寄生传导。
[0009]在又一具体实施例中，揭示一种用以回应于ESD事件而保护HV装置的方法。本方法包括串联堆迭N个场效晶体管(FET)以提供N级堆迭，其中N是大于I的整数。第一接垫耦接至第一FET，而且第二接垫耦接至第N FETAC控制电路经组态以回应于ESD事件而在该第一接垫与该第二接垫间提供短路，该短路经组态以将能量从该ESD事件排放至该第一接垫。该N个FET中的寄生传导是由该ESD事件触发，该寄生传导造成该N个FET闭合，藉以造成该短路。
[0010]在另一具体实施例中，介绍一种方法。本方法包括提供基材。在该基材中形成浅沟槽隔离区。本方法亦包括形成具有ESD保护的N级RC堆迭式FET电路。在该基材上串联形成N个场效晶体管(FET)及电阻器。在该基材上方提供栅极层，而且该栅极层经图型化以界定该RC堆迭式FET电路的FET的栅极及电阻器。该电阻器形成于隔离相邻FET的该浅沟槽隔离区上方。电容器结构形成于该基材上方。层间介电(ILD)及金属间介电(MD)层形成于该基材上方。该ILD及頂D层中形成包括金属线及贯孔接触部的互连件。互连件耦接该栅极、电容器及电阻器以形成N级RC堆迭式FET电路。
[0011]本文中所揭示的具体实施例的这些及其它优点及特征，通过参考以下说明及附图会变为显而易见。再者，要了解的是，本文中所述的各项具体实施例的特征并不互斥，并且可用各种组合及排列呈现。
【附图说明】
[0012]在附图中，不同视图中相称参考字符大体上指相同零件。此外，附图不必然有依照比例绘示，而是在描述本发明的原理时，大体上可能会出现重点描述的情况。在以下说明中，本发明的各项具体实施例参考以下【附图说明】，其中:
[0013]图1A展示具有ESD保护的RC堆迭式FET电路其一部分的具体实施例的简化电路图。
[0014]图1B绘示以串级方式参考图1A所述RC堆迭式FET电路中N个NM0SFET各一者接通所诱发的寄生传导。
[0015]图1C展示参考图1A所述用以减少25%电容器数目的具有ESD保护的RC堆迭式FET电路其一部分的简化电路图。
[0016]图1D展示参考图1A所述用以减少50%电容器数目的具有ESD保护的RC堆迭式FET电路其一部分的简化电路图。
[0017]图2A如参考图1A所示HVESD保护电路，绘示4堆迭式多指漏极硅化物成块(SBLK)NMOS的布局图。
[0018]图2B绘示匪OS晶圆其一部分的布局图，用以实施参考图1A、1B、1C及ID所示具有ESD保护的RC堆迭式FET电路的单个NM0SFET单元。
[0019]图2C绘示匪OS晶圆其一部分的截面图，用以实施参考图1A、1B、1C及ID所示具有ESD保护的RC堆迭式FET电路的单个NM0SFET单元。
[0020]图2D绘示匪OS晶圆其一部分的截面图，用以实施参考图1A所示具有ESD保护的RC堆迭式FET电路的单个NM0SFET单元。
[0021 ]图2E绘示匪OS晶圆其一部分的截面图，用以实施参考图2A所示具有ESD保护的RC堆迭式FET电路的单个NM0SFET单元。
[0022]图3以图形形式绘示NM0SFET装置以VGS(X轴)为函数的基极电流Ib (Y轴)的硅数据图，该NM0SFET装置使用市售B⑶制造方法来实施。
[0023]图4A以图形形式绘示4RC堆迭式SBLKNMOS的模拟的暂态及DC拂掠效能。
[0024]图4B以图形形式绘示参考图1A、1B、1C及ID所示4RC堆迭式FET电路的100纳秒(ns)传输线脉波(TLP)响应的真正的硅数据图。
[0025]图5描述用以实施本文中所述回应于ESD事件保护HV装置的程序的流程图。
【具体实施方式】
[0026]权利要求中提出本发明据信有新颖特征的特性。然而，本发明本身及较佳使用模式、各项目的及其优点将在搭配附图阅读时，参考以下说明性具体实施例详细说明而得以最佳理解。本文中所述的各个电路、装置或组件的功能可实施为硬件(包括离散组件、集成电路及系统晶片(SoC))、固件(包括特定应用集成电路及可程式化晶片)及/或软件或其组合，端视应用要求而定。
[0027]类似的是，用于形成根据设备结构组装模组、子总成及总成的机械元件、构件及/或组件的功能可使用各种材料及耦接技术来实施，端视应用要求而定。
[0028]书面说明中诸如顶端、底端、左、右、上游、下游及类似的其它词汇等描述性及指向性用语在附图中指称为卧置于图纸上，而且非指称为本发明的物理限制，除非另有具体注记。附图可能未按照比例绘示，而且本文中所示及所述的具体实施例有一些特征可能为了绘示本发明的原理、特征及优点而简化或夸大。
[0029]具体实施例大体上关于诸如半导体装置或IC等装置。其它类型的装置也可有作用。装置可以是任何类型的1C，例如:用于运算、功率转换、显示、汽车及其它的晶片。举例而言，装置可并入消费性电子产品，例如:电脑、监视器/显示器、行动电话、类似手表、相机与列印机的无线电子装置、以及数种类型的平板运算装置。将装置并入其它应用也可有作用。
[0030]在诸如地毯上行走或干衣机中烘干合成纤维衣物等日常活动过程中可能产生静电，从而造成物件具有不同的电位。静电放电(ESD)通常是描述为不同电位的两个物件间电流(或能量)突然且瞬时流动。在电子装置环境中，ESD事件可描述为可能对电子装置造成破坏的电流流动时的瞬时及不良尖波。在ESD事件中，形式为大电压尖波或脉波的静电可能转移至集成电路(IC)的信号接垫或接脚接触部，有可能造成IC内的绝缘层崩溃。这可能在一或多个传导路径间形成短路而导致IC失效。在一些例子中，ESD事件可能造成金属过热或甚至是IC内的材料蒸发。
[0031 ] ESD Associat1n是知名American Nat1nal Standards Institute(ANSI)承认的标准开发组织，已经公布35项ES