解码器电路、存储器装置以及多值保险丝电路的利记博彩app
【专利说明】解码器电路、存储器装置以及多值保险丝电路
[0001 ] 本发明是申请日为2013年07月19日、申请号为201310307045.9、发明名称为解码器电路、存储器装置以及多值保险丝电路的分案申请。
技术领域
[0002]本发明是有关于集成电路，尤指适用于存取存储器阵列内的存储器位置的电路。
【背景技术】
[0003]当前几乎所有的电子装置都会包括某种存储器或电子储存装置，其可以用于储存数据。存储器通常以硬件实现，而该硬见通常使用可使用位址的半导体实现，所述半导体为包括多个晶体管的集成电路。现代电子装置使用许多种类的存储器，其实施例可包括，但不限定于 RAM、R0M、Flash 和 EEPR0M。
[0004]存储器常以多个存储器单元划分。每个存储器单元会储存单一个二元位元(O或I)的数据。存储器单元以固定长度的字元编组，例如1、2、4、8、16、32、64或128位元。每个字元会通过二元位址被单独存取。通常存储器单元会配置成具有行和列的阵列。在运作时，会使用行位址来存取行，接着会使用行里对应一字元位置的列位址来存取一单独字元。行和列位址会由对应到特定字元的二元位址推导而得知。
[0005]存储器装置的生产过程中无可避免地会产生一些有缺陷的存储器单元，存储器厂商常会在存储器装置上设置多的替代存储器单元，所述替代存储器单元会用来替代有缺陷的存储器单元。替代单元通常经由特别的冗余逻辑存取，所述特别的冗余逻辑在存储器装置上实现，但不会以和其他存储器单元同样方式的二元位址配置。在存储器装置制造并且辨认出有缺陷的存储器单元后，存储器单元内的保险丝存取电路会永久断掉，使存储器的存取程序对有缺陷的存储器单元进行存取，而不存取永久分配的替代存储器单元。
[0006]现代电子装置的趋势是采取平行多工的执行方式，用以增加运作速度。以存储器来说，存储器的存取时间可能是瓶颈，存储器的运作会通过从存储器中同时存取多个字元来加速。达成上述目的其中一种方式可通过多个存储器阵列实现。例如，若使用第零、第一、第二和第三存储器阵列时，则可以配置数据使得第零字元储存在第零阵列内、第一字元储存在第一阵列内、第二字元储存在第二阵列内、以及第三字元储存在第三阵列内。在该电路配置中，能够在读取I个字元同样时间内读取4个字元。
[0007]在该电路配置中，当想要从一个阵列中存取某个字元时，也会同时存取来自多个阵列的其他阵列的其他字元。由于上述运作是以平行方式执行，从多个阵列存取多个字元的时间会和从其中之一存储器阵列存取单一字元存取相等。相应地，就算不需要从多个存储器阵列的其他存储器阵列存取其他字元，上述这些其他字元的存取也不会在性能上造成明显损害。
【发明内容】
[0008]为了解决现有技术存在的上述技术问题，本发明提供了一种解码器电路、存储器装置以及多值保险丝电路。
[0009]基于上述目的，本发明揭露了一种解码器电路，回应一突发序列控制信号，用以经由多个第二选择线存取一存储器阵列内的一存储器位置，包括一解码器电路以及一逻辑电路。所述解码器电路接收一位址信号并耦接至多个第一选择线。所述逻辑电路，耦接至所述多个第一选择线并接收所述突发序列控制信号以及耦接至所述多个第二选择线。相应于一设定失能(unasserted)突发序列控制信号，所述逻辑电路在所述第二选择线上输出由所述第一选择线上所接收的一信号。相应于一设定致能(asserted)突发序列控制信号，所述逻辑电路在所述第二选择线上输出所述信号执行一逻辑操作后所产生的一结果信号，所述信号由所述第一选择线上接收。
[0010]本发明更揭露了一种存储器装置，包括η个解码器电路。η为大于I的一整数。所述突发序列控制信号由至少两个解码器电路共用。
[0011]本发明更揭露了一种多值保险丝电路，响应于一突发序列控制信号，用以输出一第三信号至一冗余评估电路，所述第三信号对应至一有缺陷存储器单元的一位址，所述多值保险丝电路包括一保险丝电路、一数值产生器以及一多工器。所述保险丝电路用于输出一第一信号。所述数值产生器，耦接至接收所述第一信号，用于输出至少一第二信号。所述多工器用于接收至少所述第一信号以及所述第二信号作为输入，接收所述突发序列控制信号作为一选择输入，以及输出所述第三信号。
[0012]本发明更揭露了一种存储器装置，包括解码器电路以及多值保险丝电路。
[0013]本发明提供的一种解码器电路、存储器装置以及多值保险丝电路，具有如下效果:减少了突发控制和额外地址信号路由的芯片面积造成的速度延迟，实现了高速的性能，并缩小了电路芯片的尺寸。
【附图说明】
[0014]图1是显示本发明实施例中一种存储器装置100的区块图。
[0015]图2是显示本发明实施例中实现于存储器装置100的列解码器108阵列的单一列解码器(例如108a)的方块图。
[0016]图3a是显示本发明实施例中保险丝单元350的方块图。
[0017]图3b是显示本发明实施例中存储器装置100的保险丝区块206a、206b、206c和206d的方块图。
[0018]附图标号:
[0019]100?存储器装置；
[0020]102?指令/位址介面；
[0021]104 ?信号；
[0022]106?控制逻辑电路；
[0023]108(a、b、c、d)?列解码器；
[0024]112(a、b、c、d)?存储器阵列；
[0025]110(a)?行解码器；
[0026]114?1控制逻辑电路；
[0027]116?列信号；
[0028]118a、b、c、d?列信号；
[0029]116?列信号；
[0030]CKE?时脉致能信号；
[0031]CK/CKB?差动时脉输出信号；
[0032]CSB?晶片选择信号；
[0033]CAl-CAO?单向指令/位址汇流排输出信号；
[0034]DQ7-DQO?双向数据信号；
[0035]DQS/DQSB?双向及差动数据闪控信号；
[0036]DM?输出数据遮罩信号；
[0037]206a，b，c，d?保险丝区块；
[0038]208a，b，c，d?冗余评估电路；
[0039]212&々，(:，(1?0)(数据0)，0)(数据1)，0)(数据2)，0)(数据3);
[0040]300?保险丝；
[0041 ]302?保险丝闩锁器；
[0042]304?多值保险丝输出电路；
[0043]312?多值信号产生器；以及
[0044]306?新增保险丝
【具体实施方式】
[0045]在此必须说明的是，于下揭露内容中所提出的不同实施例或范例，是用以说明本发明所揭示的不同技术特征，其所描述的特定范例或排列是用以简化本发明，然非用以限定本发明。此外，在不同实施例或范例中可能重复使用相同的参考数字与符号，此等重复使用的参考数字与符号是用以说明本发明所揭示的内容，而非用以表示不同实施例或范例间的关系。
[0046]为了清楚解释本发明，以下每个实施例都以具有4字元突发(burst)数据长度以及使用4位元预先抓取信号方式的低功耗双倍数据传输率(Low Power Double Data Rate 2，LPDDR2)的同步动态随机存取存储器(Synchronous Dynamic Random Access Memory,SDRAM)装置加以实现。熟习此技艺者可知本发明实施例可在各种设定的各种存储器装置中实现。例如，本发明实施例可在DDR3、MDDR3、以及其他任意存储器装置上实现，所述其他任意存储器装置是使用4位元预先抓取信号、使用8-位元预先抓取信号、或是为所有其他预先抓取存储器装置。
[0047]图1是显示本发明实施例中一种存储器装置100的方块图，符合LPDDR2SDRAM的标准。说明书参考使用LPDDR2 SDRAM标准，其在JEDEC文件JESD209-2B，2010年二月期刊中有更详细的描述。存储器装置100包括指令介