一种芯片高速测试电路及测试方法
【技术领域】
[0001]本发明涉及一种芯片高速测试电路及方法。
【背景技术】
[0002]随着芯片技术的快速发展和用户对电子设备性能需求越来越强烈，atspeed高速测试可以完成芯片功能测试的同时还能筛选芯片的最高工作频率，因此在大型SOC芯片中使用越来越多，OCC电路是实现at_speed测试的关键单元，被插入芯片原有的时钟电路网中用于产生at_speed测试需要的时钟时序。
[0003]由于芯片设计和EDA工具的需求，OCC单元需要被摆放在同一层次，这就带来了一个问题，即在当前技术中无法实现有分频关系串联时钟都做at_speed测试，通常只能牺牲一个时钟不做高速测试而只做低速测试，这样会牺牲高速测试的覆盖率，或者将两路时钟完全分开设计，然则分开设计又会增加电路消耗，也大幅减少了时钟路径的COmmon_path(公共路径)从而增加了时序收敛的难度。
【发明内容】
[0004]本发明要解决的技术问题，在于提供一种芯片高速测试电路及测试方法，将OCC电路插入时钟电路网，以实现有分频关系的串联时钟都能做at_speed测试，从而大幅提尚尚速测试覆盖率。
[0005]本发明的芯片高速测试电路是这样实现的:一种芯片高速测试电路，包括PLL电路单元、CPU时钟OCC电路单元、功能分频电路单元、CPU电路单元、门控时钟单元、测试模式判断单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元以及总线电路单元；
[0006]所述PLL电路单元分别连接CPU时钟OCC电路单元和门控时钟单元；
[0007]所述测试模式判断单元、门控时钟单元、测试分频电路单元、总线时钟OCC电路单元、通路选择单元依次连接;且所述测试模式判断单元还连接测试模式信号；
[0008 ] 所述CPU时钟OCC电路单元分别连接所述功能分频电路单元和CPU电路单元;所述功能分频电路单元还通过通路选择单元连接所述总线电路单元。
[0009]进一步的，所述PLL电路单元负责在功能模式和at_speed测试模式下都产生高频CPU时钟，并把高频CPU时钟送往所述CPU时钟OCC电路单元和门控时钟单元；
[0010]所述门控时钟单元负责接收测试模式判断单元的判断结果进行时钟关断操作，并把输出时钟送往测试分频电路单元；
[0011]所述测试模式判断单元负责根据当前的测试模式状态输出判断结果到功能分频电路单元和门控时钟单元，只有当芯片处于测试模式并且测试模式为at_speed测试模式时打开门控时钟单元，其他状态下都关闭门控时钟单元；
[0012I所述测试分频电路单元负责在at_speed测试模式下对cpu时钟进行分频操作，并把分频后的时钟送往总线时钟OCC电路单元；
[0013]所述功能分频电路单元负责在功能模式下对高频CPU时钟进行分频操作，并把分频后的时钟送往通路选择单元；
[OOM] 所述CPU时钟OCC电路单元在at_speed测试模式下用于产生高速的测试激励给CPU电路单元，在功能模式下将输入时钟直通到输出端；
[0015]所述总线时钟OCC电路单元在at_speed测试模式下用于产生高速的测试激励给通路选择单元，在功能模式下将输入时钟直通到输出端；
[0016]所述通路选择单元在功能模式下选择功能分频电路单元的时钟作为总线电路单元的工作时钟，在at_speed测试模式下选择总线时钟OCC电路单元的输出测试激励作为总线电路单元的测试时钟。
[0017]本发明的芯片高速测试方法是这样实现的:一种芯片高速测试方法，需提供本发明所述的测试电路，所述芯片高速测试方法为at_speed测试模式的测试过程，具体包括下述步骤:
[0018]当前at_speed测试模式信号被设置为有效；所述测试模式判断单元判断为at_speed测试模式，并输出判断结果到所述功能分频电路单元进行电路关闭操作和门控时钟单元进行时钟打开操作；
[0019]所述PLL电路单元产生高频CPU时钟，并把时钟送往所述CPU时钟OCC电路单元和所述门控时钟单元；
[0020]所述CPU时钟OCC电路单元产生高速的测试激励给CPU电路单元;同时，
[0021]所述门控时钟单元接收到测试模式判断单元的判断结果后将高频CPU时钟导通并输出至所述测试分频电路单元;所述测试分频电路单元对cpu时钟进行分频操作，并把分频后的时钟送往总线时钟OCC电路单元;所述通路选择单元选择总线OCC电路单元的输出测试激励作为总线电路单元的测试时钟。
[0022]进一步的，本发明方法还包括功能模式流程，具体包括下述步骤:
[0023]当前at_speed测试模式信号值被设置为无效;所述测试模式判断单元判断当前不是at_speed模式，则输出判断结果到所述功能分频电路单元进行打开电路操作和门控时钟单元进行时钟关闭操作；
[0024]所述PLL电路单元产生高频CPU时钟，并把时钟送往所述CPU时钟OCC电路单元和所述门控时钟单元；
[0025]所述门控时钟单元接收到测试模式判断单元的判断结果后将高频CPU时钟进行关断操作；同时，
[0026]所述功能分频电路单元将高频CPU时钟进行分频处理并将分频后的总线时钟送往通路选择单元;所述通路选择单元选择功能分频电路单元的时钟作为总线电路单元的工作时钟。
[0027]本发明具有如下优点:
[0028]1.有分频关系的串联时钟都可以做at_speed测试，从而大幅提尚尚速测试覆盖率；
[0029]2、通过复制一个分频器(测试分频电路单元)，只在测试模式下工作，在功能模式下自动关闭节省功耗，并且由于功能模式下，通过门控时钟单元控制下测试分频电路单元所在的一路断开，所以功能模式时序收敛时不需要考虑，因而不会增加任何额外的收敛难度。
【附图说明】
[0030]下面参照附图结合实施例对本发明作进一步的说明。
[0031 ]图1为本发明方法执行流程图。
【具体实施方式】
[0032]如图1所示，本发明的芯片高速测试电路包括PLL电路单元101、CPU时钟OCC电路单元102、功能分频电路单元103、CPU电路单元104、门控时钟单元105、测试模式判断单元106、测试分频电路单元107、总线时钟OCC电路单元108、通路选择单元109以及总线电路单元111;
[0033]所述PLL电路单元101分别连接CPU时钟OCC电路单元102和门控时钟单元105;
[0034]所述测试模式判断单元106、门控时钟单元105、测试分频电路单元107、总线时钟OCC电路单元108、通路选择单元109依次连接;且所述测试模式判断单元106还连接测试模式信号；
[0035]所述CPU时钟OCC电路单元102分别连接所述功能分频电路单元103和CPU电路单元104;所述功能分频电路单元107还通过通路选择单元109连接所述总线电路单元111。
[0036]所述PLL电路单元101负责在功能模式和at_speed测试模式下都产生高频CPU时钟，并把高频CHJ时钟送往所述CPU时钟OCC电路单元102和门控时钟单元105;
[0037]所述门控时钟单元105负责接收测试模式判断单元106的判断结果进行时钟关断操作，并把输出时钟送往测试分频电路单元107;
[0038]所述测试模式判断单元106负责根据当前的测试模式状态输出判断结果到功能分频电路单元103和门控时钟单元105，只有当芯片处于测试模式并且测试模式为at_speed测试模式时打开门控时钟单元105，其他状态下都关闭门控时钟单元105;
[0039]所述测试分频电路单元107负责在at_speed测试模式下对cpu时钟进行分频操作，并把分频后的时钟送往总线时钟OCC电路单元108;
[0040]所述功能分频电路单元103负责在功能模式下对高频CPU时钟进行分频操作，并把分频后的时钟送往通路选择单元109 ；
[0041 ]所述CPU时钟OCC电路单元102在at_speed测试模式下用于产生高速