一种对称隔离ldmos器件及其制造方法
【技术领域】
[0001]本发明涉及一种LDMOS器件及其制造方法，尤其是改善对称隔离LDMOS管击穿的方法，及对应的LDMOS器件。
【背景技术】
[0002]LDMOS (横向扩散金属氧化物半导体)，与晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等发面优势很明显；并且LDMOS由于更容易与CMOS工艺兼容而被广泛采用，而对称隔离LDMOS管，因为Source (源)和Drain (漏)是完全对称的，所以工作时这两端也可以互换使用，这样实际应用更加方便，所以对称隔离LDMOS管更加受到用户的青睐。
[0003]如图1所示为现有技术中的一种对称隔离LDMOS管，采用0.25 μ mB⑶工艺平台下，隔离对称LDM0S1’包括:埋层隔离层2’(BN)，设置在底部；P型阱区3’，设置于埋层隔离层2’之上；侧面隔离区4’、5’，为N型阱区，设置于P型阱区3’夕卜侧，源区(Source) 7’和漏区(Drain) 8’完全对称设置在栅极6’两侧，并且源区7’和漏区8，分别包括N型掺杂区(NG) 74，a 和 84，a，N 型漂移区(N-drift) 72’ a 和 82，a，场氧化层(FOX) 73’ a 和 83，a,重掺杂N型区71’ a和81’ a。但是现有的制造方法存在一个问题:因为在工作时漏区8’和埋层隔离层2’，一起被施加高电压，而源区7’接地。这样埋层隔离层2’和源区7’之间形成就形成了一个很高的压差，当源区7’的N型掺杂区74’ a和埋层隔离层2’之间距离很小时，它们之间的P型阱区3’很容易被耗尽，这样源区7’的N型掺杂区74’ a和埋层隔离层2’容易被击穿，这样对称隔离LDMOS管就耐不了高压；并且现有技术中源区V的N型掺杂区74’a和埋层隔离层2’之间仅可以承受1V的压差，超过1V就会穿通，而这种对称隔离LDMOS管的击穿电压(BV, breakdown voltage)要求通常在30V以上。
[0004]为了解决LDMOS管的击穿电压(BV, breakdownvoItage)不够高的技术问题,对于本领域技术人员很容易想到的技术方案是:通过增加EPI的厚度(即增加NG和BN的距离)，这样虽然可以改善以上问题，但是对其他器件影响较大，而且制造成本也很高。
【发明内容】
[0005]为了解决上述技术问题，本发明提供一种对称隔离LDMOS管及其制造方法，能够保证对称隔离LDMOS管的击穿电压满足需求的情况下，制造工艺简单，而且成本低。本发明采用的技术方案为:
[0006]提供一种对称隔离LDMOS器件，包括:
[0007]埋层隔离层，设置在底部；
[0008]P型阱区，设置于埋层隔离层之上；
[0009]侧面隔离区，设置于所述P型阱区外侧；
[0010]栅极，设置于所述P型阱区之上；
[0011]源区，设置在所述栅极的一侧，包括设于所述P型阱区内的第一 N型掺杂区，邻接所述第一 N型掺杂区的第一 N型漂移区，设于所述第一 N型漂移区上的场氧化层以及设于所述第一 N型掺杂区之上的第一重掺杂N型区；
[0012]漏区，与所述源区相对于所述栅极对称地设置在另一侧，所述漏区包括设于所述P型阱区内的第二 N型掺杂区，邻接所述第二 N型掺杂区的第二 N型漂移区，设于所述第二 N型漂移区上的场氧化层以及设于所述第二 N型掺杂区之上的第二重掺杂N型区；
[0013]其特征在于:
[0014]在所述P型阱区内，在第一 N型掺杂区与所述埋层隔离层之间，通过P型注入形成有P型注入区，所述P型注入的杂质注入面密度为113?114CnT2量级。
[0015]作为一种优选方案，上述P型注入的杂质注入能量为10Kev到500Kev。
[0016]作为一种优选方案，上述P型注入区位于所述第一 N型掺杂区的正下方。
[0017]作为一种优选方案，上述P型注入区与埋层隔离层的距离较其与所述第一 N型掺杂区的距离更短。
[0018]作为一种优选方案，上述P型注入的杂质为硼离子。
[0019]另一方面，本发明提供一种对称隔离LDMOS器件的制造方法，包括:
[0020]首先提供一种器件，包括埋层隔离层，设置在底部；P型阱区，设置于埋层隔离层之上；侧面隔离区，设置于所述P型阱区外侧；栅极，设置于所述P型阱区之上；源区，设置在所述栅极的一侧，包括设于所述P型阱区内的第一 N型掺杂区，邻接所述第一 N型掺杂区的第一 N型漂移区，设于所述第一 N型漂移区上的场氧化层以及设于所述第一 N型掺杂区之上的第一重掺杂N型区；漏区，与所述源区相对于所述栅极对称地设置在另一侧，所述漏区包括设于所述P型阱区内的第二 N型掺杂区，邻接所述第二 N型掺杂区的第二 N型漂移区，设于所述第二 N型漂移区上的场氧化层以及设于所述第二 N型掺杂区之上的第二重掺杂N型区；
[0021]然后在第一 N型掺杂区与所述埋层隔离层之间，通过增加一次P型注入形成P型注入区。
[0022]作为一种优选方案，上述增加的P型注入的杂质注入面密度为113?114CnT2量级。
[0023]作为一种优选方案，上述P型注入的杂质注入能量为10Kev到500Kev。
[0024]作为一种优选方案，通过N型注入形成第一 N型掺杂区，并从与所述N型注入相同的注入区域进行所述增加的P型注入，以使所述P型注入区位于所述第一 N型掺杂区的正下方。
[0025]作为一种优选方案，上述增加的P型注入的杂质为硼离子。
【附图说明】
[0026]图1所示为现有技术中对称隔离LDMOS器件的截面示意图；
[0027]图2所示为本发明一实施例的对称隔离LDMOS器件的截面示意图。
【具体实施方式】
[0028]下面结合附图对本发明的【具体实施方式】做详细的说明，需要说明的是，这些具体的说明只是让本领域普通技术人员更加容易、清晰理解本发明，而非对本发明的限定性解释。
[0029]如图2所示，作为本发明一优选实施例，首先提供一种对称隔离LDMOS器件1，包括:埋层隔离层(Bury N Well) 2，设置在底部；P型阱区(Pwell) 3，设置于埋层隔离层2之上；侧面隔离区4、5，侧面隔离区4、5为N型阱区(N well )，设置于所述P型阱区外侧；栅极(GT) 6，设置于所述P型阱区之上，通常栅极包括栅电极和位于栅电极下方的栅介质层，本发明对于栅极的具体材质结构没有限制；源区(Source) 7，设置在所述栅极6的一侧，包括设于所述P型阱区3内的第一 N型掺杂区(NG)74a，邻接所述第一 N型掺杂区74a的第一 N型漂移区(N — Drift)72a、72b，设于所述第一 N型漂移区72a、72b上的场氧化层(F0X)73a、73b,以及设于所述第一 N型掺杂区74a之上的第一重掺杂N型区71a，所述第一重掺杂N型区71a作为引出端，引出源电极；漏区8，与所述源区7相对于所述栅极6对称地设置在另一侦牝所述漏区8包括设于所述P型阱区内的第二 N型掺杂区(NG)84a，邻接所述第二 N型掺杂区84a的第二 N型漂移区(N — Drift) 82a、82b，设于所述第二 N型漂移区82a、82b上的场氧化层(F0X)83a、83b以及设于所述第二 N型掺杂区84a之上的第二重掺杂N型区81a，所述第二重掺杂N型区81a作为引出端，引出漏电极。其中，本发明对第一、第二 N型漂移区的数量没有限制，同样地，对相应覆盖在第一、第二 N型漂移区上方的场氧化层的数量也没有限制；
[0030]在该实施例中，源区及漏区的外侧还分别设有重掺杂P型区73c、83c，所述重掺杂P型区73c、83c直接与下方的P型阱区(Pwell)3连接用于作为引出端引出衬底电极；最外侧的侧面隔离区4、5中还可设有第三重掺杂N型区71b、81b，作为引出端，用于引出隔离电极。此处，引出衬底电极和引出隔离电极也可以是其他的结构形式，本发明对此没有限制。[0031 ] 为了满足对称隔离LDMOS管的击穿电压需求，在所述P型阱区3内，在第一 N型掺杂区74a与所述埋层隔离层2之间，通过P型注入形成有P型注入区9，所述P型注入的杂质注入面密度为113?114CnT2量级。这样即使源区7的第一 N型掺杂区74a和埋层隔离层2承受较高电压时，P型阱区3也不会被完全耗尽。本实施例中，考虑到器件的对称性，优选地，在漏区8和埋层隔离层2之间同样设置了一个通过P型注入形成的P型注入区10。
[0032]优选地，P型注入的杂质注入能量为10Kev到500Kev。
[0033]优选地，P型注入区9与埋层隔离层2的距离较其与所述第一 N型掺杂区74a的距离更短。
[0034]优选地，P型注入区9位于所述第一 N型掺杂区74a的正下方。
[0035]优选地，P型注入的的P型杂质为硼离子。
[0036]上述优选地方案中，P型注入的杂质注入能量较大，P型注入区9与第一 N型掺杂区74a的距离更近，可进一步改善源区7的第一