基于fft全相干累积时频域并行捕获方法
【技术领域】
[0001 ]本发明属于无线通信领域，具体设及一种直接序列扩频通信系统的同步方法，实 现对低信噪比、大频偏下突发直扩信号的快速捕获。
【背景技术】
[0002] 直接序列扩频(DSSS:Direct Sequence Spread Spectrum)信号具有抗多径衰落、 抗干扰能力强、发射功率低、截获率低、保密性好等特点，目前在军事、移动和卫星通信中得 到广泛应用。在某直接序列扩频系统中，接收信号是突发的，同步头调制信息为全"r或全 "0"序列，并且具有低信噪比和大多普勒频偏的特点。信号捕获速度直接影响接收机的捕获 性能W及系统数据传输的有效率，同时低资源消耗量是实现接收机小型化目标的关键。因 此，研究低处理资源、适应大频偏、突发弱直扩信号的快速捕获方法具有重要意义。
[0003] 直接序列扩频信号的捕获实际上是对伪码相位和多普勒频偏进行二维捜索的过 程，等效于一个二元假设检验问题。捕获算法主要设及伪码相关、累积、W及检测判决等方 面。针对低信噪比和大多普勒频偏的突发短信号的快速捕获，本文将主要研究伪码相关和 累积算法。伪码相关主要有滑动相关法、匹配滤波器法和基于FFT算法等，滑动相关法捕获 速度很慢，匹配滤波器法和基于FFT算法分别为时、频域伪码并行捕获算法，相比而言后者 运算量小。常用的累积算法有相干累积、非相干累积和差分相干累积=种，非相干累积算法 的平方损耗很大，不适合应用于信噪比很低的情况，而一般的相干累积和差分相干累积算 法对多普勒频移非常敏感，在大多普勒频偏环境下性能损失严重。本文提出一种基于FFT全 相干累积时频域并行捕获算法，并通过合理设计伪码相关和累积算法实现架构，利用存储 资源大幅度降低信号处理资源开销和平均捕获时间，较短时间内完成伪码相位-多普勒频 偏的高精度并行捜索。
【发明内容】
[0004] 本发明的目的是提供一种基于FFT全相干累积时频域并行捕获方法，解决了处理 资源受限的直接序列扩频系统中大多普勒频偏下突发弱信号的快速捕获问题。
[0005] 为了解决上述技术问题，本发明所采用的技术方案是：
[0006] 首先对相关表示符号进行说明。fd表示多普勒频偏范围，Rb表示接收信号符号速 率，Lc表示伪码码长，同步头是全"r序列，长度为UdL表示一个符号周期内的采样数据长 度;￥表示相干累积符号数；(6/二「尤/(馬/2)+f|=「2尤/馬+巧表示频域分割次数，表示 向上取整。
[0007] -种基于FFT全相干累积时频域并行捕获方法，包括W下步骤：
[0008] 步骤一，中频模拟信号经过AD转换得到中频采样信号，对采样信号进行数字正交 下变频和低通滤波处理，获得基带信号I、Q。通过采样率变换，假定信号采样速率为2倍扩频 码速率，贝化S=^CD
[0009] 步骤二，捕获启动。时域圆周相关等价于频域共辆相乘，伪码相关模块的输入包括 接收信号和本地伪码。其中本地伪码由I个符号周期的伪码和I个符号周期的全零序列组 成，经过补零FFT和共辆操作后，其结果存储在本地缓存器中。接收信号为2个符号周期的采 样数据S (iTs)，i = O，1，…，，经过补零FFT后，获得频域数字信号S化），k = O，1，…， 1，化，2L+1。依次循环移位得到S化-11)，11 = -1]，-'1]，分别与本地存储的伪码频域共辆值相 乘，然后进行IFFT操作，最后将输出结果的前L个数据存在S维矩阵[X]Lxvxu中的X(1:L，1， U)位置上。因此，信号频域移位补偿后剩余多普勒频偏范围大小为1/(2LT)，即I Afdl含1/4 (LT)。需要注意的是，为满足FFT运算2的幕次方要求，时域序列补零，导致范围略小于1/ (2LT)，但其影响很小可忽略。
[0010]步骤=，对新进入伪码相关模块的第v、v+l个符号数据重复步骤二操作，结果存在 X(l:L，v，l:U)。当矩阵存满V列后，步骤四启动。
[0011] 步骤四，按行1、页U依次取矩阵X中的V列数据X[,'，V! *'）Fm(。山吗 > 补U 零做M点FFT运算，得到矩阵[Y]lxmxu。其中起始列V的初始值为0,后续操作逐渐累积，最小累 积步进为1，具体值应根据系统处理速度来设计。
[0012] 步骤五，对矩阵[Y]lxmxu进行最大值捜索，如果最大值过捕获口限，则捕获成功，进 入跟踪状态。否则捕获失败，继续上述步骤。其中，过口限的最大值Y(l〇，m〇，u〇)的坐标Io表 示接收信号的初始相位，坐标mo和UO共同表示接收信号的多普勒频偏。
[0013] 本发明所达到的有益效果:本方法基于FFT，完成了信号圆周相关和全相干累积处 理，实现了极低信噪比下大多普勒频偏信号的高精度快速捕获。本方法的平均捕获时间与 需要考察的伪码相位和多普勒频偏单元数无关，且全相干累积算法使信号信噪比在短时间 内快速提升，降低了单次驻留积分时间，因此平均捕获时间很短。同时根据平均捕获时间来 设计同步头长度，可降低同步头开销，使得系统获得较高的信息传输率。由于本方法基于 FFT实现，速度快，占用资源少，硬件实现过程中采用流水线处理模式和分类处理结构，W存 储换取处理资源和时间，实现了资源统一优化。
【附图说明】
[0014] 图1捕获方法实现框图。
[0015] 图2存储矩阵示意图。
[0016] 图3捕获模块数据流。
【具体实施方式】
[0017] 下面结合附图对本发明作进一步描述。W下实施例仅用于更加清楚地说明本发明 的技术方案，而不能W此限制本发明的保护范围。捕获方法在FPGA中实现时，ADC和FPGA系 统工作时钟均为80MHz，实现总体框图如图1所示，符号速率化为1kbps，伪码码长Lc为1023。 相干累积符号数V为32;多普勒频偏为±4. SIfflz，则U取17。直接序列扩频信号的捕获过程包 括伪码相关、累积、检测判决等方面。其中，检测和判决分别采用平方律检测和单次判决方 法，伪码相关和累积采用本发明提供的方法，具体实现过程叙述如下：
[0018] 步骤一，中频模拟信号经过AD转换得到中频采样信号，对采样信号进行数字正交 下变频和低通滤波处理，获得基带信号I、Q。通过采样率变换，假定信号采样速率为2倍扩 频码速率。
[0019] 步骤二，捕获启动。时域圆周相关等价于频域共辆相乘，伪码相关模块的输入包括 接收信号和本地伪码。其中本地伪码由1个符号周期的伪码和1个符号周期的全零序列组 成，经过补零FFT和共辆操作后，其结果存储在本地缓存器中。接收信号为2个符号周期的采 样数据S(