Dsp及fpga之间的实时通信方法及实时通信系统的利记博彩app
【技术领域】
[0001]本发明涉及通信技术领域，更具体地说，涉及一种DSP及FPGA之间的实时通信方法及实时通信系统。
【背景技术】
[0002]在数据处理芯片领域，DSP具有极高的数据处理速率，FPGA芯片因可重复编程而具有较高的灵活性，业内通常采用将DSP与FPGA相结合的方式构建一个具有高数据处理效率的信号处理系统。由于通讯系统(例如GSM、TD-SCDMA)对传输数据的处理时间有着严格限制，以期达到传输数据的实时处理，满足用户对于即时通信的要求。而在上述信号处理系统中，DSP与FPGA之间的数据交换过程仍存在一定延迟。受限于DSP与FPGA之间的数据交换效率，上述信号处理系统仍然难以满足用户即时通信的要求。
【发明内容】
[0003]本发明要解决的技术问题在于针对现有技术的上述缺陷，提供一种可实现数据在DSP及FPGA之间双向、实时、高效传输的DSP及FPGA之间的实时通信方法及实时通信系统。
[0004]本发明解决其技术问题所采用的技术方案是:构造一种DSP及FPGA之间的实时通信方法，包括:
[0005]每接收到FPGA的一个发送帧同步信号时，将存储于DSP的所有待发送数据搬移并存放于数据发送寄存器，并在接收到FPGA的下一个发送帧同步信号时将暂存于数据发送寄存器的待发送数据同时传送到FPGA的数据发送流程；
[0006]以及每接收到FPGA的一个接收帧同步信号时，接收由FPGA同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于数据接收寄存器，进而将存放于数据接收寄存器的该部分接收数据传送到DSP的数据接收流程。
[0007]在本发明上述DSP及FPGA之间的实时通信方法中，所述应用于DSP及FPGA的数据发送流程包括如下步骤:
[0008]SUMcBSP对FSX管脚进行实时扫描及判断其接收到来自FPGA的一个发送帧同步信号时，触发及执行一次用于将存储于DSP的RAM的待发送数据中指定数据长度的一部分数据移至数据发送寄存器的第一数据搬移操作；
[0009]S2、McBSP将第一数据搬移操作执行完毕时，继而将该部分发送数据从数据发送寄存器移至内部缓存；
[0010]S3、判断存储于RAM的待发送数据是否均已搬移完毕；如待发送数据搬移完毕，则执行下一步骤S4 ;
[0011]S4、McBSP对FSX管脚进行实时扫描及判断其接收到来自FPGA的下一个发送帧同步信号时将暂存于缓存的所有待发送数据同时传送到FPGA。
[0012]在本发明上述DSP及FPGA之间的实时通信方法中，所述步骤SI中所述触发及执行一次用于将存储于RAM的待发送数据中指定长度的一部分数据移至数据发送寄存器的第一数据搬移操作的步骤包括:
[0013]Sll、McBSP通过FSX管脚接收到FPGA的一个发送帧同步信号时，触发及生成第一数据搬移指令，并向内存管理模块发送第一数据搬移指令；
[0014]S12、内存管理模块接收第一数据搬移指令，从存储于RAM的待发送数据中选取指定数据长度的一部分发送数据，并将该部分发送数据转存到数据发送寄存器。
[0015]在本发明上述DSP及FPGA之间的实时通信方法中，所述步骤S3还包括如下步骤:
[0016]S31、如判断RAM中的待发送数据尚未搬移完毕，则触发及执行第一数据搬移操作，并在第一数据搬移操作执行完毕时，返回步骤S2。
[0017]在本发明上述DSP及FPGA之间的实时通信方法中，在所述步骤S4之后还包括如下步骤:
[0018]S5、停止该次数据发送流程，产生中断信号，在中断期间对内存管理模块的设置参数进行重配，并在内存管理模块参数重配操作执行完毕时，返回步骤SI。
[0019]在本发明上述DSP及FPGA之间的实时通信方法中，所述应用于DSP及FPGA的数据接收流程包括如下步骤:
[0020]SI丨,McBSP对FSR管脚进行实时扫描及检测到来自FPGA的一个接收帧同步信号时，同时接收从DR管脚输入的指定数据长度的一部分接收数据，并将该部分接收数据存储于数据接收寄存器；
[0021]S2' ,McBSP在将该部分接收数据存储于数据接收寄存器的同时，执行将该部分接收数据移至DSP的第二数据搬移操作。
[0022]在本发明上述DSP及FPGA之间的实时通信方法中，所述步骤S2'中所述触发及执行将该部分接收数据移至DSP的第二数据搬移操作的步骤包括:
[0023]S21'、McBSP在该部分接收数据存入数据接收寄存器时，触发及生成用于将该部分接收数据从数据接收寄存器移至RAM的第二数据搬移指令，并向内存管理模块发送第二数据搬移指令；
[0024]S22r、内存管理模块接收到第二数据搬移指令时，将暂存于数据接收寄存器的该部分接收数据搬移及转存到RAM。
[0025]在本发明上述DSP及FPGA之间的实时通信方法中，在所述步骤S22'之后还包括如下步骤:
[0026]S23r、对FSR管脚进行实时扫描以判断是否继续接收到来自FPGA的接收帧同步信号；如继续接收到来自FPGA的接收帧同步信号，则返回步骤SI';否则，停止该次数据接收流程。
[0027]在本发明上述DSP及FPGA之间的实时通信方法中，在所述步骤S23'之后还包括如下步骤:
[0028]S24'、产生中断信号，在中断期间对内存管理模块的设置参数进行重配，及在内存管理模块的参数重配操作执行完毕时，返回步骤SI'。
[0029]本发明还构造一种DSP及FPGA之间的实时通信系统，包括DSP及FPGA，所述DSP配置有至少一个McBSP并通过McBSP与所述FPGA建立通信连接，所述McBSP包括数据发送寄存器及数据接收寄存器；
[0030]每一所述McBSP均用于接收到所述FPGA的一个发送帧同步信号时，将存储于所述DSP的所有待发送数据搬移并存放于所述数据发送寄存器，并在接收到由所述FPGA提供的下一个发送帧同步信号时将暂存于所述数据发送寄存器中的待发送数据同时传送到所述FPGA ；
[0031]每一所述McBSP还用于在每接收到所述FPGA的一个接收帧同步信号时，接收由所述FPGA同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于所述数据接收寄存器，进而将存放于所述数据接收寄存器的该部分接收数据传送到所述DSP。
[0032]实施本发明DSP及FPGA之间的实时通信方法及实时通信系统，可实现以下有益效果:
[0033]1、本发明将DSP中的McBSP作为DSP与FPGA之间的数据收发中转站，极大地提高了 DSP与外部的FPGA之间的数据交换效率。
[0034]2、本发明将EDMA技术应用到DSP内的McBSP与RAM之间的数据交换，同时采用了McBSP及内存管理模块的数据同步处理机制。一方面，DSP中的内存管理模块的工作无需占用DSP的处理器资源，降低了 DSP的运行负荷；另一方面，本发明上述数据同步处理机制极大地提高了 DSP内部元件(即McBSP与RAM)之间的数据交换速率，实现了数据在DSP与FPGA之间的双向、实时传输。
[0035]3、本发明在DSP/FPGA之间的数据收发过程中设置中断控制机制，本发明可将该中断控制机制与DSP的数据处理过程紧密衔接，以适应于对数据处理时限要求严苛的通讯系统。
【附图说明】
[0036]图1为本发明的第一个较佳实施例提供的DSP与FPGA之间的实时通信系统的结构框图；
[0037]图2为图1所示的DSP与FPGA之间的实时通信系统的DSP的结构框图；
[0038]图3为图2所示的DSP的McBSP的结构框图；
[0039]图4是本发明第二个较佳实施例提供的DSP与FPGA之间的实时通信方法中包含的从DSP到FPGA的数据发送流程的流程图；
[0040]图5是本发明第三个较佳实施例提供的DSP与FPGA之间的实时通信方法中包含的从FPGA到DSP的数据接收流程的流程图。
【具体实施方式】
[0041]为了解决现有的应用于通信基站的信号处理系统的DSP100与FPGA200之间存在一定的数据传输时延，致使通信基站无法为用户提供即时通信服务的缺陷，本发明的创新点在于:
[0042]1、将DSP100 中的McBSPlOl (Multichannel Buffered Serial Port，即多通道缓冲串行口 )作为通信双方DSP100与FPGA200之间的数据收发中转站，提高了 DSP100与外部的FPGA200之间的