用于收发器的灵活置乱器/解置乱器架构的利记博彩app
【技术领域】
[0001] 本发明大体来说设及一种收发器，且更特定来说，设及一种具有灵活架构的物理 收发器（PHY)。
【背景技术】
[0002] 图1展示常规系统100的实例。在此系统100中，主机102-1至Ij102-N(举例来说， 其可为计算机、路由器或交换机）能够通过网络接口 104-1到104-N经由通信媒体112(举 例来说，其可为光纤、底板或双绞线）彼此进行通信。在此实例中，网络接口 104-1至Ijl04-N 采用电底板上W太网且更具体来说采用lOGBase-KR。对lOGBase-KR的描述可见于电气 与电子工程师协会（Insti1:uteofElectricalandElectronicsEngineers;1 邸巧标准 802. 3-2008 (其日期为2008年12月26日且其出于所有目的而W引用方式并入本文中）中。 该些网络接口 104-1至Ij104-N采用媒体接入控制（MAC)电路106-1至Ij106-N，电路106-1到 106-N经由媒体独立接口（MII)108-1至Ijl08-N(其通常可具有半双工或全双工操作）与PHY 110-1到110-N进行通信，该些中的每一者均在IE邸标准802. 3-2008中予W描述。
[000引然而，此处所关注的是PHY110-1到110-N，且如在图2中可更详细地看到，PHY110-1到110-N(下文称PHY110)，PHY110采用数个子层。此PHY110可为独立集成电路 (1C)或可与MAC电路（即，MAC电路106-1)及MII108集成在一起。如所展示，PHY110 通常由W下各项构成；物理媒体相依（PMD)子层逻辑212、物理媒体附接（PMA)子层逻辑 210、前向错误校正（FEC)子层逻辑204,及物理译码（PC巧子层逻辑202。该些子层逻辑电 路202、204、210及212彼此交互W在MII108与通信媒体112之间提供通信。对于发射， 阳C子层逻辑204采用如IE邸标准802. 3-2008第74款中所描述的编码器206,且对于接 收，阳C子层逻辑204采用如IE邸标准802. 3-2008第74款中所描述的解码器308。
[0004] 如在图3中可看到，PCS子层逻辑202可为具有PCS发射器302及PCS接收器304 的收发器。在此实例中，发射器302能够从MII108接收数据、借助编码器306对数据进行 编码、借助置乱器308对经编码数据进行置乱，并借助齿轮箱310进行转换（W便由FEC子 层逻辑204使用）。在此实例中，接收器304能够使用齿轮箱312转换来自FEC子层逻辑 204的数据、借助解置乱器314对数据进行解置乱，并借助解码器316对数据进行解码（W 供与MII108 -起使用）。举例来说，PCS子层逻辑202的细节可见于IE邸标准802. 3-2008 第48及74款中。
[0005] 此处所关注的是置乱器308及解置乱器314。在此实例中，置乱器308及解置乱 器314能够执行数据置乱/解置乱及错误检查。借助PHY110-1到110-N对数据进行置乱 /解置乱的一个目的是实质上将数据随机化W减少电磁干扰（EMI)的影响且改进信号完整 性。该通常通过使用借助指定多项式产生的伪随机位序列（PRB巧来实现。举例来说，对于 8b/l化编码，可采用PRBS-7(或l+x6+x7)，且对于同步光学连网或SONET(如ITU0. 150中 所指定），可采用PRBS-23 (或X23巧1S+1)。类似地，可采用此PRBS信令来进行错误检查。
[0006] 然而，如上文所证实，一个多项式通常并不适用于所有标准（例如，802. 3-2008及 SONET);每一标准通常指定其自身的多项式。惯例上，该意味着每一PHY(例如，110-1)将 针对特定标准加W设计（例如，针对802. 3-2008,为PRBS-7)且将缺乏与其它标准一起使用 的灵活性。造成该种情形的原因是，用于PHY(例如，110-1)的串行及并行实施方案将在面 积、价格及功率消耗方面过于昂贵W致不能普遍适用。
[0007] 因此，需要一种灵活的收发器架构。
[0008] W下文献中描述了常规系统的一些实例：第4, 744, 104号美国专利；第5, 267, 316 号美国专利；第6, 820, 230号美国专利；第6, 907, 062号美国专利；第7, 124, 158号美国专 利；第7, 414, 112号美国专利；第7, 486, 725号美国专利；第7, 505, 589号美国专利；及第 2003/0014451号美国专利公开案；第2007/008997号美国专利公开案；及第2007/0098160 号美国专利公开案。
【发明内容】
[0009] 根据一实施例，提供一种设备。所述设备包括；多项式寄存器，其具有多个位，其中 所述多项式寄存器经配置W存储用户定义的多项式；第一总线；第二总线；及收发器，其禪 合到所述第一总线、所述第二总线及所述多项式寄存器，其中所述收发器包含；自同步置乱 器，其经配置W使用所述用户定义的多项式从第一信号产生经置乱信号；及自同步解置乱 器，其经配置W使用所述用户定义的多项式从第二信号产生经解置乱信号。
[0010] 根据一实施例，所述第一总线进一步包括第一输入总线及第二输入总线，且其中 所述第二总线进一步包括第一输出总线及第二输出总线，且其中所述收发器进一步包括： 发射器，其具有禪合到所述第一输入总线及所述自同步置乱器的编码器，其中所述自同步 置乱器禪合到所述第一输出总线；及接收器，其具有禪合到所述第二输出总线及所述自同 步解置乱器的解码器，其中所述自同步解置乱器禪合到所述第二输入总线。
[0011] 根据一实施例，所述第一输入总线具有可编程宽度。
[0012] 根据一实施例，所述自同步置乱器及自同步解置乱器中的每一者进一步包括：第 一矩阵电路，其经配置W包含对应于所述用户定义的多项式的第一矩阵；第二矩阵电路，其 经配置W包含对应于所述用户定义的多项式的第一矩阵；第一乘法器，其禪合到所述第二 矩阵电路且禪合到所述编码器及所述第二输入总线中的相应一者；数据寄存器；第二乘法 器，其禪合到所述第一矩阵电路及所述数据寄存器；及"异或"电路，其禪合到所述第一及第 二乘法器且禪合到所述第一输出总线及所述解码器中的相应一者。
[0013] 根据一实施例，所述自同步置乱器的所述数据寄存器禪合到所述编码器，且其中 所述自同步解置乱器的所述数据寄存器禪合到所述第二输入总线。
[0014] 根据一实施例，所述多项式寄存器具有32个位。
[0015] 根据一实施例，提供一种方法。所述方法包括；从具有多个位的多项式寄存器检索 用户定义的多项式；至少部分地基于所述用户定义的多项式而产生第一及第二矩阵；将所 述第一矩阵乘W第一数据集W产生第二数据集；从数据寄存器检索第=数据集；将所述第 =数据集乘W所述第二矩阵W产生第四数据集；对所述第二与第四数据集进行"异或"运算 W产生第五数据集；及输出所述第五数据集。
[0016] 根据一实施例，所述方法进一步包括将所述第五数据集加载到所述数据寄存器中 W形成所述第=数据集。
[0017] 根据一实施例，所述输出步骤进一步包括经由总线输出所述第五数据集。
[0018] 根据一实施例，所述方法进一步包括将所述第一数据集加载到所述数据寄存器中 W形成所述第=数据集。
[0019] 根据一实施例，提供一种设备。所述设备包括；媒体接入控制（MAC)电路；接口，其 禪合到所述MAC电路；物理收发器（PHY)，其具有；物理译码子层（PC巧逻辑，其具有；多项 式寄存器，其具有多个位，其中所述多项式寄存器经配置W存储用户定义的多项式；总线， 其禪合到所述接口；编码器，其禪合到第一总线；自同步置乱器，其禪合到所述编码器及第 一输出总线，其中所述自同步置乱器经配置W使用所述用户定义的多项式从第一信号产生 经置乱信号；解码器，其禪合到所述总线；及自同步解置乱器，其经配置W使用所述用户定 义的多项式从第二信号产生经解置乱信号；前向错误校正（FEC)逻辑，其禪合到所述PCS逻 辑；物理媒体附接（PMA)逻辑，其禪合到所述FEC逻辑；及物理相依媒体（PMD)逻辑，其禪合 到所述PM逻辑。
[0020] 根据一实施例，所述PCS逻辑进一步包括；第一齿轮箱，其禪合于所述自同步置乱 器与所述FEC逻辑之间；及第二齿轮箱，其禪合于所述自同步解置乱器与所述FEC逻辑之 间。
[0021] 根据一实施例，所述总线具有可编程宽度。
[0022] 根据一实施例，所述自同步置乱器及自同步解置乱器中的每一者进一步包括：第 一矩阵电路，其经配置W包含对应于所述用户定