具有公共时钟的环形网络拓扑结构的利记博彩app

本发明属于高速环网通信技术，具体涉及一种具有公共时钟的环形网络拓扑结构。

背景技术：

分布式控制技术是实现大容量电力电子系统模块化与标准化的重要基础，而高速光纤环网通信技术是实现分布式控制的重要技术手段。现代数字通信中，既可以使用传统金属介质，也可以使用光纤介质。光纤通信具有抗干扰能力强的优点，可以在各种复杂电磁环境下稳定可靠工作，同时光纤通信具有通信速率高的优点，使用光纤通信可以使通信速率达到上百Mbps。环网结构具有灵活性高、组网方便的特点。将环网通信技术应用到电力电子装置的分布式控制系统中，是未来大容量电力电子装置的发展趋势。

传统的工业控制中为了搭建通信网络，通常采用串口通信、SPI总线、CAN网络和以太网通信等，这些通信方式通信速率不高、实时性不够强，其中还有一些不适合构建环形网络。近年来，美国CPES研究人员开始采用一种HOTLink点对点通信技术来构建环形网络。已经有芯片厂家研制了采用这种技术的专用通信芯片，研究人员采用这种芯片构建了电力电子通信网络，并设计了网络通信协议PESNET。

然而基于专用通信芯片的环形通信网络存在一些不足，首先是专用通信芯片价格昂贵，在节点数目比较多的环网中，因为专用芯片使用数量较大，造成控制系统成本居高不下。第二点是专用通信芯片引脚比较多，编程配置比较复杂，也一定程度上也影响了环网通信技术的大范围推广应用。第三点是环网中的任意两个不相邻的节点不能实现直接点对点通信，而只能依靠其他节点的转发，而且串行数据在专用芯片中延时较长，造成网络通信消耗的时间较长。

技术实现要素：

本发明的目的就是针对现有技术的缺陷，提供一种具有公共时钟的环形网络拓扑结构，大幅节省了网络通信时间，提高了环网通信的效率。

本发明提供了一种具有公共时钟的环形网络拓扑结构，其特征在于：它包括中央控制器和多个子节点，中央控制器作为主节点和多个子节点内均设置有FPGA、第一收发模块和第二收发模块；FPGA与其对应的第一收发模块和第二收发模块电连接；第一收发模块作为时钟信号收发接口，第二收发模块作为数据信号收发接口；多个第一收发模块依次连接形成时钟环网；时钟环网为整个网络传输公共时钟，公共时钟由主节点发出，每个子节点接收到时钟的同时，将其发送到下一下节点；多个第二收发模块依次连接形成数据信号环网；数据信号环网用来传输串行数据信号，主节点发出数据信号，数据信号将以公共时钟信号为参考时钟；每一个子节点以公共时钟为参考接收数据信号的同时，将其发送到下一个节点。

所述第一收发模块和第二收发模块使用金属传输介质或光纤传输介质。

所述公共时钟最后终止于主节点的第一收发模块的时钟信号接收引脚；时钟环网中每个节点的数据信号收发速率由主节点发出的公共时钟频率决定。

所述数据信号环网中的数据信号是按照4B/5B编码格式进行编码的，数据信号中包含数据和命令；4B/5B逻辑编码对0-F这16个半字节数据进行编码，每一个半字节数据对应一个5bit的编码；另外对0-F这16个命令进行编码，每一个命令对应一个10bit的编码。通过4B/5B编码，使串行序列中的数据和命令可通过逻辑判断识别出来。

所述的主节点发送数据帧给所有子节点，子节点内部时钟信号和数据信号延迟小，各个子节点收到主节点的数据帧后，对数据帧进行解读，执行相应的操作。

所述子节点向主节点反馈数据帧，反馈的数据帧包括本节点的各种状态、电压电流采样值；子节点和主节点使用公共的时钟信号；子节点在进行工作状态切换时可对发送到下一个节点的数据源进行无缝切换。

所述数据信号环网中主节点和每个子节点选择公共时钟信号的上升沿进行数据信号发送，选择公共时钟信号的下降沿进行数据信号接收读取；子节点接收到公共时钟信号时，通过端口直连将其发送出去；每个子节点接收到的数据信号和公共时钟信号的相位关系是相同的。

所述数据信号环网的工作状态由主节点指挥调度，主节点根据需要发起一次请求，该请求是要求子节点执行某一项操作或要求子节点回传本地采样数据；数据信号环网在主节点的统一调度下，在主节点发送和主节点接收两种状态之间进行切换；当主节点有发送数据帧的需求时，主节点将数据帧发送到所有子节点，子节点根据数据帧进行相应的操作或反馈；当主节点没有发送数据帧的需求时，主节点向所有子节点发送空闲命令，子节点接收到空闲命令不会有任何响应。

所述子节点接收到主节点请求反馈采样数据的数据帧之后，子节点开始准备进行数据源切换，将发送到下一个节点的数据切换为本地数据源；数据源切换之前，子节点开始检测上一个节点发来的数据信号；当检测到一个完整的10bit数据或10bit命令时，就在下一个时钟沿对数据源进行无缝切换。

本发明不需要采用专用的点对点通信芯片就可以实现高速环网通信，FPGA可以直接对串行序列解码，大幅降低环网通信的应用成本。本发明的整个环网具有公共参考时钟，数据收发稳定可靠，序列解码简便易行，网络通信速率可以由主节点根据需要实时调控。本发明的每个子节点收到时钟信号和数据信号的同时，将它们转发到下一个节点，接收和转发是同步进行的，时钟信号和数据信号在子节点内部的延迟非常小。在环网的任意一个节点内部，时钟信号和数据信号始终保持同步。本发明的数据信号的串行序列采用4B/5B编码格式，使串行序列中既包含数据，又包含命令，接收端可以根据4B/5B编码格式非常方便地对数据和命令进行识别，根据预先设定的通信协议，可以很方便地识别出完整数据帧。本发明的环网具备两种工作状态，主节点发送状态和主节点接收状态，两种工作状态可以灵活切换，丰富了环网的功能。对于子节点而言，两种工作状态切换时，子节点发送到下一个节点的数据源可以无缝切换，既节省了通信时间，又不会在网络中引入乱码。

附图说明

图1是带3个子节点的具有公共时钟环网拓扑结构示意图

图2是子节点内部功能结构图与信号连接关系

图3是具有公共时钟环网的数据信号传输工作流程示意图

图4是环网通信协议中完整数据帧的格式

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明，便于清楚地了解本发明，但它们不对本发明构成限定。

如图1所示，本发明提供了一种具有公共时钟的环形网络拓扑结构，其特征在于：它包括中央控制器和多个子节点，中央控制器作为主节点和多个子节点内均设置有FPGA、第一收发模块和第二收发模块；FPGA与其对应的第一收发模块和第二收发模块电连接；第一收发模块作为时钟信号收发接口，第二收发模块作为数据信号收发接口；多个第一收发模块依次连接形成时钟环网；时钟环网为整个网络传输公共时钟，公共时钟由主节点发出，每个子节点接收到时钟的同时，将其发送到下一下节点，即第一收发模块的时钟发送引脚和时钟接收引脚在FPGA内部直接连在一起，实现同步收发；多个第二收发模块依次连接形成数据信号环网；数据信号环网用来传输串行数据信号，主节点发出数据信号，数据信号将以公共时钟信号为参考时钟；每一个子节点以公共时钟为参考接收数据信号的同时，将其发送到下一个节点，即数据信号也实现同步收发。主节点和每个子节点都不配备专用通信芯片，而是直接由FPGA引脚收发串行序列。所述数据信号是指节点之间进行传输的串行序列。由于时钟信号和数据信号在子节点内部实现同步收发，因此信号在子节点内部的延迟很小。所有子节点都可以收到主节点发出的数据信号，所有子节点都以公共时钟为参考接收数据信号，而且所有子节点之间接收数据信号的时间延迟很小。本发明具有两个信号环网，公共时钟信号环路和数据信号环路，两路信号所采用的电平转换芯片、光电转换模块、传输介质类型、传输介质长度是完全一样的。

所述第一收发模块和第二收发模块使用金属传输介质或光纤传输介质。

如果环网在物理层采用金属介质，则由金属导线连接网络中的主节点和全部子节点。在节点内部对接收信号进行必要的电平等级转换，以利于将接收的信号与FPGA的端口信号类型匹配。

如果环网在物理层采用光纤介质，则由光纤连接网络中的主节点和全部子节点。节点内部的光收发模块接收光信号后转为PECL电信号，通过电平转换芯片将PECL信号转换为LVDS电信号，将LVDS电信号连接到FPGA芯片的LVDS端口。第一收发模块或第二收发模块发出光信号时也是由PECL电信号驱动的，FPGA芯片的LVDS端口发出LVDS电信号，通过电平转换芯片将LVDS电信号转为PECL电信号，将PECL电信号连接到。第一收发模块或第二收发模块的驱动引脚。

无论采用金属导体连接还是采用高速光纤连接，目的是构建底层信号传输介质，使网络中相邻节点之间具备数字信号传输能力。在构建底层信号传输介质时，时钟信号环网和数据信号环网在物理层上是一致的、等效的、可相互替代的。两路信号所采用的电平转换芯片、光电转换模块、传输介质类型、传输介质长度等都是完全一样的。两路信号在FPGA内部取用处理之后相位关系保持不变。通过这些特殊处理方式，使两路信号在整个环网通路上始终保持同步，而不会发生信号之间相位的偏移。

所述公共时钟最后终止于主节点的第一收发模块的时钟信号接收引脚；时钟环网中每个节点的数据信号收发速率由主节点发出的公共时钟频率决定。

所述数据信号环网中的数据信号是按照4B/5B编码格式进行编码的，数据信号中既包含一般意义上的数据(data)，也包含命令(command)，这是根据4B/5B编码的特点定义的。4B/5B逻辑编码对0-F这16个半字节数据进行编码，每一个半字节数据对应一个5bit的编码；另外对0-F这16个命令进行编码，每一个命令对应一个10bit的编码。通过4B/5B编码，使串行序列中的数据和命令可通过逻辑判断识别出来。通过这种编码方式，简化了接收端对串行序列的解码逻辑。在一个完整的数据帧中，以帧头命令开始，以帧尾命令结束，帧头命令和帧尾命令之间是需要传输的数据包。

环网工作过程中有两种工作状态，一种工作状态是主节点发送数据帧给所有子节点，因为子节点内部时钟信号和数据信号延迟非常小，因此各个子节点几乎同时收到主节点的数据帧。各个子节点收到主节点的数据帧后，对数据帧进行解读，执行相应的操作。另一种工作状态是子节点向主节点反馈数据帧，反馈的数据帧主要是本节点的各种状态、电压电流采样值等。由于子节点和主节点使用公共的时钟信号，因此子节点在进行工作状态切换时，可以对发送到下一个节点的数据源进行无缝切换，不会因为数据源切换打断一个完整的字节传输，不会在环网中引入乱码。

公共时钟信号是由主节点发出的，主节点持续不断地向下一个子节点发送公共时钟信号，公共时钟信号经过每个子节点的转发最终回到主节点。即主节点持续不断地为整个环网提供公共时钟信号所述数据信号环网中主节点和每个子节点选择公共时钟信号的上升沿进行数据信号发送，选择公共时钟信号的下降沿进行数据信号接收读取；子节点接收到公共时钟信号时，通过端口直连将其发送出去，不存在程序处理延迟；子节点接收数据信号时，在公共时钟信号的下降沿读取数据信号，在下一个公共时钟信号的上升沿将数据信号发送出去。采用这种处理方式，使两路信号在FPGA内部取用处理之后相位关系保持不变。即对于每个子节点来讲，它们接收到的数据信号和公共时钟信号的相位关系都是相同的。

所述数据信号环网的工作状态由主节点指挥调度，主节点根据需要发起一次请求，该请求是要求子节点执行某一项操作或要求子节点回传本地采样数据；数据信号环网在主节点的统一调度下，在主节点发送和主节点接收两种状态之间进行切换；当主节点有发送数据帧的需求时，主节点将数据帧发送到所有子节点，子节点根据数据帧进行相应的操作或反馈；当主节点没有发送数据帧的需求时，主节点向所有子节点发送空闲命令，子节点接收到空闲命令不会有任何响应。

所述子节点接收到主节点请求反馈采样数据的数据帧之后，子节点开始准备进行数据源切换，将发送到下一个节点的数据切换为本地数据源；数据源切换之前，子节点开始检测上一个节点发来的数据信号；当检测到一个完整的10bit数据或10bit命令时，就在下一个时钟沿对数据源进行无缝切换。

本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。