一种短波接收机的频率合成器的制造方法_2

文档序号:10444066阅读:来源:国知局
提高第一环路和第二环路的相位噪声指标;其中,R为整数。
[0032]所述第一本振环路,包括:R分频器、鉴频鉴相器、电荷栗、第一环路滤波器(LPF电路)、第一压控振荡器(VCO)、直接数字式频率合成器(DDS电路)、第一本振信号;所述鉴频鉴相器包含第一输入端、第二输入端和两个输出端;所述直接数字式频率合成器的输出端电连接所述鉴频鉴相器的第一输入端,所述鉴频鉴相器的第二输入端电连接所述R分频器的输出端;所述电荷栗有两个输入端,分别电连接鉴频鉴相器的两个输出端;所述电荷栗的输出端电连接第一环路滤波器(LPF电路)的输入端,第一环路滤波器的输出端电连接第一压控振荡器的输入端;所述第一压控振荡器有两个输出端,分别电连接直接数字式频率合成器的输入端和第一本振信号的输出端。
[0033]其中,所述R分频器,R为固定的4分频,R分频器的输入端电连接所述晶体振荡器的输出端,所述R分频器用于对所述晶体振荡器的输出信号进行分频,得到的输出信号的频率表示为fPd,将晶体振荡器的输出信号频率表示为fref,则fPd = fref/R;R分频器由型号为74HC74D的双D触发器独立实现4分频,无需受微处理器进行数据控制分频,从而使电路简单化,鉴频鉴相器(PFD)所需的鉴相频率为6.408MHz。
[0034]所述鉴频鉴相器(PFD)由独立的一个型号为74HC74D的双D触发器和一个型号为74HC00的多路与非门组成;所述鉴频鉴相器的第二输入端电连接所述R分频器的输出端,使得所述R分频器的输出信号频率耦合到所述鉴频鉴相器中,即所述R分频器的输出端用于提供所述鉴频鉴相器的比较频率。
[0035]参照图2,为本实用新型中使用的电荷栗的结构示意图,所述电荷栗有两个输入端,分别电连接鉴频鉴相器的两个输出端;所述电荷栗采用独立封装的集成栗电路模块,具有较高的精准度。
[0036]具体地,晶体振荡器通电后输出18.432MHz的振荡频率,并将18.432MHz的振荡频率送至R分频器进行4分频,输出4.608MHz的第一本振参考鉴相频率后发送至鉴频鉴相器(fR);同时,第一压控振荡器输出第一本振频率后发送至直接数字式频率合成器(DDS)电路,直接数字式频率合成器(DDS)电路据此输出第一鉴相频率fD后发送至鉴频鉴相器,鉴频鉴相器对4.608MHz的第一本振参考鉴相频率和第一鉴相频率fD进行频率和相位分析,分别得到所述第一本振参考鉴相频率的充放电电平和所述第一鉴相频率fD的充放电电平,并分别发送至电荷栗,电荷栗根据所述第一本振参考鉴相频率的充放电电平和所述第一鉴相频率fD的充放电电平分别完成充放电工作之后,输出误差电压,所述误差电压正比于4.608MHz的第一本振参考鉴相频率和第一鉴相频率f D之间的相位差,所述误差电压经过第一环路滤波器的平滑滤波后控制第一压控振荡器的振荡频率,使其分别朝着减小4.608MHz的第一本振参考鉴相频率和第一鉴相频率fD的频率差和相位差方向变化,直到4.608MHz的第一本振参考鉴相频率和第一鉴相频率fD的频率分别相等、且其4.608MHz的第一本振参考鉴相频率和第一鉴相频率化之间的相位差为常数时,第一环路处于锁定状态,然后由第一压控振荡器输出第一环路处于锁定状态时的信号,即为所需要的第一本振信号;其中,第一本振环路包含的数据口线共4根,分别为:控制直接数字式频率合成器(DDS)电路的N分频器的时钟口线、第一数据口线、锁存口线和复位口线。
[0037]参照图3,为本实用新型中外部微处理器控制DDS电路的配置时序图;本实用新型实施例中的直接数字式频率合成器(DDS)电路,即小数N分频器,将直接数字式频率合成器(DDS)电路的输入频率表示为f。,所述f。也是第一本振环路的输出频率,本实用新型的一种短波接收机的频率合成器采用PLL+DDS方案产生47.099861?75.499761MHz/USB的宽频带第一本振信号,即所述第一本振环路(第一环路)的输出频率范围为47.099861?75.499761MHz/USB;将直接数字式频率合成器(DDS)电路的输出频率表示为fDDS,fDDS也是所述鉴频鉴相器的第二输入频率,即鉴相频率,则第一本振环路的分频比N的计算公式为:N =fDDs*232/f。,分频比N也叫频率控制字,fDDS表示直接数字式频率合成器(DDS)电路环路锁定时的输出频率,且f DDs = 4.608MHz;其中,N代表不小于O的小数。
[0038]例如:需要第一本振环路的输出频率f。为65.5643MHz,则分频比N(也叫频率控制字)N = 4.608*232/65.5643 = ( 11FE02D1)h=( 10001111111100000001011010001 )b。结合图3,为本实用新型中外部微处理器控制DDS电路的配置时序图,DDS电路使用串行输入,有40位串行时钟信号,在时钟信号上升沿时,将数据信号写入寄存器,每写入一次数据信号,复位信号就会由高变低;而每写完一次数据信号,锁存信号由就会由低变高,其中低电平的锁存信号有效。
[0039]所述第二本振环路,包括:锁相环(PLL)电路、第二环路滤波器、第二压控振荡器、第二本振信号;锁相环电路包含第一锁相输入端和第二锁相输入端;锁相环电路的输出端电连接第二环路滤波器的输入端,所述第二环路滤波器的输出端电连接第二压控振荡器的输入端;所述第二压控振荡器有两个输出端,分别电连接锁相环电路的第一锁相输入端和第二本振信号的输出端。
[0040]所述晶体振荡器包含第一晶体输出端、第二晶体输出端,所述第一晶体输出端电连接所述R分频器的输入端,所述第二晶体输出端电连接所述锁相环电路的第二锁相输入端。晶体振荡器上电后会输出振荡频率和振荡频率值,将所述振荡频率和振荡频率值分别发送至R分频器输入端和锁相环电路第一输入端。
[0041]本实用新型实施例中,所述第二本振环路为二本振锁相环(PLL)电路,所述第二本振锁相环电路采用AD公司生产的、型号为ADF4113的锁相环鉴相器芯片,所述锁相环鉴相器芯片是一种具有超低相位噪声、且内含电荷栗的鉴相器芯片,包含一个低噪声的数字相位频率检测器、一个精准的电荷栗、一个14-bit的R参考分频器及一个19-bit的可编程M分频器,所述19-bit的可编程M分频器包含一个6-bit的A计数器、一个13-bit的B计数器和双模前置分频器M/M+1;其中,M表示不小于O的小数。
[0042]将微机控制信号发送至锁相环(PLL)电路,由晶体振荡器通电后输出18.432MHz的振荡频率值,并发送至锁相环(PLL)电路,锁相环(PLL)电路对18.432MHz的振荡频率和微机控制信号进行参考分频,产生第二本振参考鉴相频率(fr);第二压控振荡器输出第二本振频率后发送至锁相环电路,锁相环电路对第二本振频率进行可编程分频,产生第二鉴相频率(fV);然后锁相环电路对第二本振参考鉴相频率和第二鉴相频率fV分别进行频率和相位比较,输出一个误差电压值,所述误差电压值正比于第二本振参考鉴相频率fr和第二鉴相频率fv之间的相位差,所述误差电压值经第二环路滤波器的平滑滤波后控制第二压控振荡器的振荡频率,使之分别朝着减小第二本振参考鉴相频率fr和第二鉴相频率fv之间的频率差和相位差的方向变化,直到第二本振参考鉴相频率fr和第二鉴相频率fv的频率分别相等、且第二本振参考鉴相频率fr和第二鉴相频率fv之间的相位差为常数时,第二环路处于锁定状态,最后输出第二环路处于锁定状态
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