一种芯片内部时钟产生和差异性检测方法及电路的利记博彩app
【技术领域】
[0001]本发明涉及一种芯片内部时钟产生和差异性检测方法及电路。
【背景技术】
[0002]由于芯片在制造和工作过程中存在差异性，会造成相同设计的芯片在不同生产批次和不同的工作环境下的性能都不一样，通常原因被总结为PVT(制程、电压、温度)造成的差异，而目前没有很好的办法去探测这种由于生产批次和不同的工作环境造成的芯片性能差异，所以只能将最悲观的情况(也就是所有批次中最差批次的性能，且在所有环境中最差环境下的性能)设置为芯片可以运行的最高频率，这样其实使得大部分的芯片都无法工作于自己的最佳状态。
【发明内容】
[0003]本发明要解决的技术问题，在于提供一种芯片内部时钟产生和差异性检测方法及电路，可以检测出芯片在不同批次和不同环境下的最佳性能，使每一个芯片都可以充分发挥自己的最大性能，同时还可以节省能耗。
[0004]本发明的芯片内部时钟产生和差异性检测方法是这样实现的:一种芯片内部时钟产生和差异性检测方法，包括如下步骤:
[0005]根据开关控制信号的控制将LVT、RVT、HVT三个反相器链分别连成环路，得到三个振荡环并产生振荡时钟；其中，所述LVT、RVT、HVT三个反相器链分别由LVT、RVT、HVT标准库单元构成，且每个链上的反相器个数为奇数个；
[0006]所述三个振荡环产生的振荡时钟分别在固定时长内对振荡时钟进行计数，得到计数值;根据所得的计数值和预设的DVFS映射表格的内容进行判断，得到当前芯片最适合的电压和频率对应关系;根据该对应关系对当如电压及当如最尚时钟频率进彳丁调整；
[0007]同时，所述三个振荡环产生的振荡时钟根据使用的需求作第一级多路选择，从而选择其中一路作为芯片的备选工作时钟输出，需要高频率时选通LVT的振荡时钟，需要低频率时选通HVT的振荡时钟，需要中间频率时则选通RVT的振荡时钟；
[0008]所述备选工作时钟输出后，再和芯片的晶体振荡电路时钟作第二级多路选择，其中，当三个振荡环工作后，选通备选工作时钟，反之，当三个振荡环不工作时，则选通晶体振荡电路。
[0009]进一步的，所述所得的根据计数值和预设的DVFS映射表格的内容进行判断的过程是:得到LVT、RVT、HVT三个振荡环的计数值后，在预设的DVFS映射表中的LVT、RVT、HVT对应项中找到最接近的条件项，在LVT、RVT、HVT三个匹配条件项中，将电压值中的最高值作为芯片最后调整的电压值，将最尚频率的最低值作为芯片最后调整的最尚频率。
[0010]进一步的，在选通备选工作时钟时同时将晶体振荡电路关闭。
[0011 ] 进一步的，所述DVFS映射表格产生方法如下:所述LVT、RVT、HVT三个反相器链分别由LVT、RVT、HVT标准库单元构成，且每个链上的反相器个数为奇数个;根据LVT、RVT、HVT三个标准库单元中反相器单元的延迟时间和反相器链上的反相器个数进行评估，将每个反相器延迟时间乘以反相器个数所得的乘积就是反相器振荡环的振荡周期时间，再用在固定时间段的计数时间除以振荡环的振荡周期，以此得到LVT、RVT、HVT三种基本单元在各种不同条件下的期望计数值;然后再基于过去相同工艺下的振荡环进行大量实验，可以得到每个振荡环的计数值所对应的最高频率和电压;这个对应关系在不断的芯片生产和测试过程中可以不断的叠代优化，可以不断逼近真实的映射关系，再通过映射表格形式记录并存储下来。
[0012]本发明的芯片内部时钟产生和差异性检测装置是这样实现的:一种芯片内部时钟产生和差异性检测装置，包括起振连接单元、LVT库反相器链、RVT库反相器链、HVT库反相器链、三个计数单元、DVFS判断单元、DVFS映射表格存储单元、电源管理电路、时钟管理电路、第一级多路选择器以及第二级多路选择器；
[0013]所述起振连接单元将LVT库反相器链、RVT库反相器链、HVT库反相器链分别连成环路，得到三个振荡环;所述三个振荡环分别通过一所述计数单元连接所述D VFS判断单元，所述DVFS判断单元分别连接DVFS映射表格存储单元、电源管理电路和时钟管理电路;所述三个振荡环还连接所述第一级多路选择器，所述第一级多路选择器和芯片的晶体震荡电路还连接所述第二级多路选择器；
[0014]所述三个振荡环发生振荡产生时钟，并送往对应的计数单元；
[0015]所述三个计数单元分别在固定时长内对振荡时钟进行计数，并将计数值送往DVFS判断单元；
[0016]所述DVFS判断单元根据计数值和DVFS映射表格存储单元中的DVFS映射表格的内容进行判断，得到当前芯片最适合的电压和频率对应关系，并将判断结果送往所述电源管理单元和所述时钟管理单元；
[0017]所述电源管理单元根据DVFS判断结果对当前电压进行调整；
[0018]所述时钟管理单元根据DVFS判断结果对当前最高时钟频率进行调整，以保证芯片可以运彳丁在自身最尚的频率；
[0019]同时，所述三个振荡环电路产生的振荡时钟根据使用的需求由所述第一级多路选择器选择一个作为芯片的备选工作时钟被输出，其中，需要高频率时选通LVT的振荡时钟，需要低频率时选通HVT的振荡时钟，需要中间频率时则选通RVT的振荡时钟；
[0020]所述备选工作时钟被输出后，再和芯片的晶体震荡电路产生的时钟由所述第二级多路选择器做第二级多路选择:其中，当三个振荡环工作后，选通备选工作时钟，反之，当三个振荡环不工作时，则选通晶体振荡电路。
[0021 ]进一步的，所述所述DVFS判断单元根据所得的计数值和预设的DVFS映射表格的内容进行判断的过程是:
[0022]所述DVFS判断单元得到LVT、RVT、HVT三个振荡环的计数值后，在DVFS映射表格存储单元预设的DVFS映射表中的LVT、RVT、HVT对应项中找到最接近的条件项，在LVT、RVT、HVT三个匹配条件项中，将电压值中的最高值供所述电源管理单元作为芯片最后调整的电压值，将最高频率的最低值供所述时钟管理单元作为芯片最后调整的最高频率。
[0023]进一步的，在选通备选工作时钟时同时将晶体振汤电路关闭，可以使芯片进一步节省能耗。
[0024]进一步的，所述起振连接单元还连接一开关控制单元，当该关控制单元的开关控制信号为打开有效时，将所述三个振荡环连通。
[0025]本发明具有如下优点:
[0026](I)监控每个芯片的最佳性能，使每一个芯片都可以充分发挥自己的最大性能；
[0027](2)同时由于是奇数个反相器串成链，所以起振连接单元处会产生信号的周期性翻转的信号，可以用于低功耗状态下的电路工作时钟，这时候可以关闭芯片的晶体振荡器电路和PLL电路，可以使芯片进一步节省能耗；
[0028](3)使用LVT、RVT、HVT三种cell搭建三个振荡环，使用三个振荡环的频率值来查询得到芯片的最佳性能。
【附图说明】
[0029]下面参照附图结合实施例对本发明作进一步的说明。
[0030]图1为本发明装置的整体架构示意图。
【具体实施方式】
[0031]本发明的芯片内部时钟产生和差异性检测方法包括如下步骤: