数字转模拟转换器以及高压容差电路的利记博彩app
【技术领域】
[0001]本发明主要有关于数字转模拟转换器的技术，特别有关于在数字转模拟转换器(Digital to Analog Converter，DAC)中配置高压容差电路，以使得28纳米制作技术中的数字转模拟转换器可正常工作在高电源电压中。
【背景技术】
[0002]电视(TV) /阴极射线管(CRT)视频数字转模拟转换器(video DAC)通常采用电流舵型数字转模拟转换器架构实现，可以输出TV和CRT两种模式的仿真信号，其输出满量程(full scale)电压通常为1.33伏特(V)和0.69伏特(V)。
[0003]在45纳米(nm)的制作技术中，晶体管可承受的电源电压可以达到2.3V，因此在TV模式满量程输出的电压Vout为1.33伏特(V)时，传统的数字转模拟转换器可以达到较高的线性度。然而，随着现今的制作技术的尺寸降低至28纳米(nm)以后，晶体管的耐压降低至1.8伏特(V)。在这样的条件下，使用传统的视频数字转模拟转换器工作在TV模式时输出满量程或其附近的电压，数字转模拟转换器不能获得符合产品指标的线性度，因而限制了数字转模拟转换器的应用范围。
【发明内容】
[0004]有鉴于上述现有技术的问题，本发明提供了高压容差电路，以使得28纳米制作技术中的数字转模拟转换器可正常工作在高电源电压中。
[0005]根据本发明的一较佳实施例提供了一种数字转模拟转换器。此数字转模拟转换器包括高压容差电路。所述高压容差电路用以产生基准电压，且根据输入信号的逻辑信号电平选择所述基准电压或是第一电源电压控制高压容差电路的运算放大器电路的每一支路的节点电压。
[0006]根据本发明的一较佳实施例提供了一种高压容差电路。所述高压容差电路包含于数字转模拟转换器中。所述高压容差电路包括箝制基准电压产生电路以及运算放大器电路。所述箝制基准电压产生电路用以产生基准电压。所述运算放大器电路，包括第一箝位电路，且经由所述第一箝位电路根据输入信号的逻辑信号电平选择所述基准电压或是第一电源电压控制所述运算放大器电路的每一支路的节点电压。
[0007]关于本发明其他附加的特征与优点，此领域的熟习技术人士，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的执行联系程序的用户装置、系统、以及方法，做些许的更动与润饰而得到。
【附图说明】
[0008]图1为显示根据本发明的一实施例所述的数字转模拟转换器100的方块图；
[0009]图2为显示根据本发明的一实施例所述的高压容差电路120的方块图；
[0010]图3为显示根据本发明的一实施例所述的箝制基准电压产生电路121的示意图；
[0011]图4为显示根据本发明的一实施例所述的运算放大器电路122的示意图；
[0012]图5为显示根据本发明的一实施例所述的电平转换电路123的示意图；
[0013]图6为显示根据本发明的一实施例所述的电流源设定电路124的示意图。
【具体实施方式】
[0014]本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视权利要求书所界定的为准。
[0015]图1为显示根据本发明的一实施例所述的数字转模拟转换器(Digital to AnalogConverter，DAC) 100的方块图。数字转模拟转换器100可适用于28纳米(nm)制作技术上。如图1所示，数字转模拟转换器100中包括了能隙(bandgap)电路110、高压容差(high voltage tolerance)电路 120、电流源阵列(current source array) 130、切换电路(switch) 140、解码器(decoder) 150 以及静电保护(Electro-Static discharge,ESD)装置160。在图1中的方块图，仅是为了方便说明本发明的实施例，但本发明并不以此为限。
[0016]根据本发明一实施例，数字转模拟转换器100采用了高压容差电路120来取代传统的电流源(current source)电路，使得数字转模拟转换器100在电视(TV)模式时，可以正常工作在1.8伏特(V)?2.5伏特(V)区间的电源电压，以得到较高的线性度。关于高压容差电路120底下将会有更详细的谈论。特别说明地是，由于数字转模拟转换器100的其他组件已是本领域熟知的技艺，因此在本发明中将不再作赘述。
[0017]图2为显示根据本发明的一实施例所述的高压容差电路120的方块图。如图2所示，高压容差电路120中包括了箝制基准电压产生电路121、运算放大器电路122、电平转换电路123、以及电流源设定电路124。在图2中的方块图，仅是为了方便说明本发明的实施例，但本发明并不以此为限。
[0018]根据本发明的一实施例，箝制基准电压产生电路121用以产生正比电源电压(例如:电源电压VDDA)的基准电压VREF。底下将以图3做说明。
[0019]图3为显示根据本发明的一实施例所述的箝制基准电压产生电路121的示意图。如图3所示，箝制基准电压产生电路121包含第一晶体管Ml。箝制基准电压产生电路121会根据电源电压VDDA和第一晶体管Ml的栅极至源极电压(Vss)产生基准电压VREF。明确地来说，基准电压VREF定义为V REF= VDDA-V GS,且基准电压VREF会随着电源电压VDDA增大而增大。根据本发明的一实施例，电源电压VDDA为高电压电源，其电压值大于或等于正常电源电压VDDB(1.8V)，例如:1.8?2.5V。根据本发明的一实施例，第一晶体管Ml为P型金氧半场效晶体管(P-channel Metal-0xide-Semiconductor Field-Effect Transistor,PM0SFET)。箝制基准电压产生电路121产生基准电压VREF后，箝制基准电压产生电路121会将基准电压VREF提供给运算放大器电路122、电平转换电路123以及电流源设定电路124。
[0020]根据本发明的一实施例，运算放大器电路122包括第一箝位电路125。运算放大器电路122经由第一箝位电路125，根据输入信号的逻辑信号电平(例如信号PD)选择由箝制基准电压产生电路121所产生的基准电压VREF，或是正常电源电压VDDB，来控制运算放大器电路122的每一支路的节点电压。底下将以图4做说明。
[0021]图4为显示根据本发明的一实施例所述的运算放大器电路122的示意图。运算放大器电路122具有两输入端分别接收两信号VIN与VIP。在本实施例中，信号VIN为图1中能隙电路10产生的能隙电压VBS，信号VIP为图2中在电阻Rset—端的电压Vseto运算放大器电路122根据两信号VIN与VIP以产生信号V.。根据本发明的一实施例，信号V.即为图2以及图6的第一偏置电压I BIAS1。如图4所不，第一箝位电路125包括第二晶体管M2和第三晶体管M3，且其中第二晶体管M2为N型金氧半场效晶体管(N-channel Metal-Oxi de-Semi conductor Field-Effect Transistor，NMOSFET)，且第三晶体管 M3 为 P 型金氧半场效晶体管(P-channel Metal-Oxi de-Semi conductor Field-EffectTransistor, PMOSFET)。
[0022]当高压容差电路120在一正常工作状态时，运算放大器电路122会导通第二晶体管M2，且箝制第二晶体管M2的源极电位为第一电压，以使得分支上其他晶体管(例如:电流镜负载电路420和电流源偏置电路410的晶体管)工作在安全电压内，不会被高压击穿。根据本发明一实施例，第一电压为表示基准电压VREF和第二晶体管M2的栅极至源极电压(VGS)的差值(即VREF-VSS)。在图4中，电流源偏置电路410接收信号PD’，其是经图2中电平转换电路123转换后的信号(在图5将会详细说明)。
[0023]当高压容差电路120在关断状态(power down)时，运算放大器电路122会导通第三晶体管M3并关闭第二晶体管M2，并将运算放大器电路122每一支路的中间节点电压拉至正常电源电压VDDB，以防止关断状态时运算放大器122中的所有晶体管被击穿。
[0024]根据本发明的一实施例，电平转换电路123用以转换输入信号的逻辑信号电平。底下将以图5做说明。
[0025]图5为显示根据本发明的一实施例所述的电平转换电路123的示意图。如图5所示，电平转换电路123包括第二箝位电路126。第二箝位电路126包括了第一子箝位电路127和第二子箝位电路128。第一子箝位电路127包括了第四晶体管M4和第五晶体管M5。第二子箝位电路128则包括了第六晶体管M6和第七晶体管M7。也就是说，第四晶体管M4和第五晶体管M5相连接，且第六晶体管M6和第七晶体管M7相连接。根据本发明一实施例，第四晶体管M4和第六晶体管M6都为P型金氧半场效晶体管(P-channelMetal-Oxi de-Semi conductor Field-Effect Transistor, PMOSFET)，以及第五晶体管 M5和第晶体管M7都为N型金氧半场效晶体管(N-channel Metal-Oxi de-Semi conductorField-Effect Transistor，NMOSFET)。
[0026]电平转换电路123会经由第二箝位电路126转换输入信号(例如:关断(PD)信号)的逻辑信号电平，使得高压容差电路120可工作在高电源电压，并维持在安全的电压环境中(即不会有晶体管被高压击穿)。根据本发明一实施例，电平转换电路123会经由第二箝位电路126将输入