逻辑经过优化之后，其延时只有2个传输门延时的大小。由于本发明采用异步控制逻辑，控制逻辑开关受准备信号rd触发开启。本发明所提出的控制逻辑受控于基于状态机的移位寄存器，所产生的状态信号在每一次比较的准备信号rd产生之前，会选通相应的DAC阵列。
[0032]SAR控制逻辑电路如图8所示。当系统工作在采样相Sampling时，信号clk_s断开了控制逻辑电路，这样，DAC阵列的底板就连接到输入信号端。比较器的输出负载为一个锁存器。在状态Sx时(Sx=l)，当rd信号为I时，电容Cx上将会被建立电平(以及相应的电容Cx-1上会被预设置阈值电压)。另外，一个具有微弱驱动能力的锁存器连接在悬空点以防止漏电或者耦合而导致的逻辑错误。
[0033]比较器(带有后台失调电压校准)的电路图如图9所示。当信号S_cal为高时，失调电压反馈环路被激活。当?c=l时，比较器开始工作，反之，比较器复位。
【主权项】
1.一种采用低分辨率DAC电容阵列的SAR ADC，包括三个前置放大器、三个比较器和SAR控制逻辑电路，其特征在于:它还包括两个DAC阵列、两个比较器；其中，第一 DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二 DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端分别与第一比较器和第二比较器连接，第二前置放大器的输出端分别与第二比较器、第三比较器和第四比较器连接，第三前置放大器的输出端分别与第四比较器和第五比较器连接，第一比较器、第二比较器、第三比较器、第四比较器和第五比较器的输出端与SAR控制逻辑电路连接，SAR控制逻辑电路的DAC控制端分别与第一 DAC阵列和第二 DAC阵列连接，SAR控制逻辑电路的比较器输出端分别与第一比较器、第二比较器、第三比较器、第四比较器和第五比较器连接，SAR控制逻辑电路的数据输出端输出数据。2.根据权利要求1所述的一种采用低分辨率DAC电容阵列的SARADC,其特征在于:还包括一个用于异步逻辑控制的外围电路，所述的外围电路是一个带有使能信号的振荡环路；所述的外围电路包括时钟缓存器、与非门电路、移位寄存器、输出寄存器和准备信号发生器，所述的移位寄存器是基于状态机的移位寄存器；时钟缓冲器的输入端接收使能信号clk_ext，时钟缓冲器的第一输出端输出使能信号clk_i至与非门电路的其中一个输入端，时钟缓冲器的第二输出端与移位寄存器的时钟信号输入端连接，与非门电路的输出端输出触发信号clk_c至比较器，比较器的输出端分别与准备信号发生器、SAR控制逻辑电路和输出寄存器连接，准备信号发生器的第一输出端输出准备信号rd至与非门电路的另外一个输入端，准备信号发生器的第二输出端输出复位信号clk_s至移位寄存器，准备信号发生器的第三输出端与SAR控制逻辑电路连接，移位寄存器的第一输出端输出状态信号S1~S5至SAR控制逻辑电路，移位寄存器的第二输出端和第三输出端还分别与输出寄存器和准备信号发生器连接，SAR控制逻辑电路的控制信号输出端与DAC阵列连接，输出寄存器的信号输出?而输出结果。3.根据权利要求2所述的一种采用低分辨率DAC电容阵列的SARADC,其特征在于:所述的移位寄存器包括六个D触发器和五个反相器组，所述的反相器组包括两个非门电路和一个与非门电路；每个D触发器的复位端Set接收来自准备信号发生器的复位信号clk_S，每个D触发器的时钟端Clk接收来自时钟缓存器的触发信号clk_c，第一 D触发器的D输入端接收来自外部的VDD电源，第一 D触发器至第五D触发器的Q输出端依次与下一个D触发器的D输入端连接，第六D触发器的Q输出端输出校准相的指不信号S_cal，同时第一 D触发器至第五D触发器的Q输出端依次与第一反相器组至第五反相器组中的与非门电路的其中一个输入端连接，第二 D触发器至第六D触发器的Q输出端依次通过第一反相器组至第五反相器组中的其中一个非门电路与与非门电路的另外一个输入端连接，第一反相器组至第五反相器组中的与非门电路的输出端通过另外一个非门电路输出状态信号S1~S5。4.根据权利要求3所述的一种采用低分辨率DAC电容阵列的SARADC,其特征在于:所述的比较器包括一个失调电压校准模块，所述的失调电压校准模块包括失调电压反馈环路；在每一次模数转换完成之后，比较器根据移位寄存器生成的指示信号S_cal激活失调电压反馈环路，进行失调电压校准。5.根据权利要求3所述的一种采用低分辨率DAC电容阵列的SARADC,其特征在于:所述的SAR控制逻辑电路包括与一个连接在悬空点的具有微弱驱动能力的锁存器。6.根据权利要求2所述的一种采用低分辨率DAC电容阵列的SARADC,其特征在于:所述的振荡环路还包括一个可编程延时线。7.如权利要求1~6中任意一项所述的一种采用低分辨率DAC电容阵列的SARADC的使用方法，包括采样步骤，所述的采样步骤包括:在采样步骤，三个前置放大器的输入端连接共模电压，两个DAC阵列的地板跟随输入信号；其特征在于:它还包括比较步骤，所述的比较步骤包括五个比较周期，包括以下子步骤: 51:在前四个比较周期，第一比较器、第三比较器和第五比较器进行工作，此时第一DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二 DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端与第一比较器连接，第二前置放大器的输出端与第三比较器连接，第三前置放大器的输出端与第五比较器连接，第一比较器、第三比较器和第五比较器的输出端输出数字信号； 52:在第五个比较周期，第二比较器、第三比较器和第四比较器进行工作，此时第一DAC阵列的输出端分别与第一前置放大器和第二前置放大器连接，第二 DAC阵列的输出端分别与第二前置放大器和第三前置放大器连接，第一前置放大器的输出端与第二比较器连接，第二前置放大器的输出端与第三比较器连接，第三前置放大器的输出端与第四比较器连接，第二比较器、第三比较器和第四比较器的输出端输出数字信号。8.根据权利要求7所述的一种采用低分辨率DAC电容阵列的SARADC的使用方法，其特征在于:在每一次比较周期中，DAC阵列的阈值电压会被重新设置，设置的阈值根据上一次的比较结果决定。9.根据权利要求7所述的一种采用低分辨率DAC电容阵列的SARADC的使用方法，其特征在于:在每一次比较周期中，3个比较器输出的数字信号分别控制DAC阵列中相同大小的电容。
【专利摘要】本发明公开了一种采用低分辨率DAC电容阵列的SAR？ADC及其使用方法，ADC包括两个DAC阵列、三个前置放大器、五个比较器和SAR控制逻辑电路，其中两个DAC阵列之间采用内插结构，与现有技术比较，在相邻的两个预放大器之间，各插入一个内插比较器，这样，电容数模阵列的数目可以被减小。本发明给多比特/周期SAR？ADC提供一种权衡带宽和分辨率的解决方案，本发明的优点是对于高精度的SAR？ADC的设计可以避免大尺寸的DAC阵列的使用，使得电容DAC阵列只需要满足热噪声的抑制需求。
【IPC分类】H03M1/38
【公开号】CN105141313
【申请号】CN201510625357
【发明人】邱雷
【申请人】成都领芯微电子科技有限公司
【公开日】2015年12月9日
【申请日】2015年9月28日