一种功控单轨电流模d触发器的制造方法
【技术领域】
[0001] 本发明设及一种D触发器，尤其是设及一种功控单轨电流模D触发器。
【背景技术】
[000引 目前，在数字电路系统中，时序逻辑电路由存储电路和组合逻辑构成，存储电路用 于保持数字电路系统的状态。触发器作为一种存储电路，在数字电路系统中起着重要作 用。随着化SI技术的不断进步，数字电路系统的运行速度和功耗要求不断提高，对触发器 性能的要求也更加苛刻，要求触发器应该具有低功耗和短延时，触发器的速度、功耗W及面 积等性能将直接影响到数字电路系统的整体性能。延时、功耗和功耗-延时积是体现触发 器性能的=个主要因素，优化运=个因素可W优化触发器的性能从而提高数字电路系统的 性能，其中，功耗-延时积为功耗和延时的乘积，单位为焦耳，因此功耗-延时积是能量的衡 量，可W作为一个开关器件性能的度量。
[0003] 现有的D触发器主要有两种，一种为传统的静态CMOS主从结构的边沿D触发器， 另一种为单轨电流模D触发器。传统的静态CMOS主从结构的边沿D触发器，是由CMOS逻 辑口和CMOS传输口组成的主从D触发器，其电路结构图如图1所示。该主从D触发器由于 采用了多个CMOS传输口结构，其速度接近于与或逻辑，延时较高，并且在较高工作频率下 会产生较大的功耗。单轨电流模D触发器由主锁存器、从锁存器和偏置开关构成，主锁存器 由NMOS管Nl、N2、N3、M和N5组成，从锁存器由NMOS管N6、N7、N8、N9和NlO组成，偏置开 关由PMOS管PUP2、NMOS管Nll和N12组成，其电路图如图2所示；图2中C化为时钟信 号、Cl化为时钟信号的取反信号、D为输入信号、Q为输出信号、Vdd为标准电源电压、VWP为 PMOS管偏置电源信号、Vff。为NMOS管偏置电源信号；在一个周期T中，在0-0. 5T期间内主 锁存器处于有效的工作状态，Pl与Nl构成反相器，产生传递信号\，N2和N3串联实现Xb 和C化b的与逻辑，M与N5串联实现了D和C化的与逻辑，PUP2、N1、N2、N3、M和N5的 组合逻辑产生传递信号Xb的互补信号X，此时主锁存器在完整的T周期中的功能已经完全 实现，在0. 5T-T期间内虽然正常工作，但并没有实际作用；在O-T期间内，从锁存器一直处 于工作状态，P4与NlO构成反相器，产生输出信号斯，N6和N7串联实现了X和Cl化的与 逻辑，N8与N9串联实现了Qb和Clk的与逻辑，P3、P4、N6、N7、N8、N9和NlO的组合逻辑产 生输出信号Q，实现D触发器功能。单轨电流模D触发器虽然较传统的静态CMOS主从结构 的边沿D触发器的延时更低，在较高工作频率下功耗也更优，但是该单轨电流模D触发器在 一个完整的工作周期内，主锁存器和从锁存器均一直处于工作状态，漏功耗偏大，由此导致 单轨电流模D触发器的功耗和功耗-延时积仍较大。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种在低频和高频使用情况下均具有较小的 延时、功耗和功耗-延时积的功控单轨电流模D触发器。
[0005] 本发明解决上述技术问题所采用的技术方案为：一种功控单轨电流模D触发器， 包括主锁存器、从锁存器和功控模块；
[0006] 所述的主锁存器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第=NMOS管、第四NMOS管和第五NMOS管；所述的第一PMOS管的源极、所述的第二PMOS管 的源极、所述的第一PMOS管的衬底和所述的第二PMOS管的衬底连接且其连接端为所述的 主锁存器的电源端，所述的主锁存器的电源端接入第一电源，所述的第一PMOS管的漏极、 所述的第一NMOS管的漏极、所述的第=NMOS管的漏极和所述的第五NMOS管的栅极连接且 其连接端为所述的主锁存器的输出端，所述的第二PMOS管的漏极、所述的第=NMOS管的栅 极和所述的第五NMOS管的漏极连接，所述的第一NMOS管的源极和所述的第二NMOS管的 漏极连接，所述的第=NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第一PMOS 管的栅极和所述的第二PMOS管的栅极连接且其连接端为所述的主锁存器的偏置电源输入 端，所述的第二NMOS管的源极、所述的第四NMOS管的源极和所述的第五NMOS管的源极连 接且其连接端为所述的主锁存器的控制信号输入端，所述的第一NMOS管的栅极为所述的 主锁存器的输入端，所述的第二NMOS管的栅极为所述的主锁存器的时钟信号端，所述的第 四NMOS管的栅极为所述的主锁存器的互补时钟信号端；所述的第一NMOS管的衬底、所述的 第二NMOS管的衬底、所述的第=NMOS管的衬底、所述的第四NMOS管的衬底和所述的第五 NMOS管的衬底均接地；
[0007] 所述的从锁存器包括第=PMOS管、第四PMOS管、第六NMOS管、第屯NMOS管、第八NMOS管、第九NMOS管和第十NMOS管；所述的第=PMOS管的源极、所述的第四PMOS管的源 极、所述的第=PMOS管的衬底和所述的第四PMOS管的衬底连接且其连接端为所述的从锁 存器的电源端，所述的从锁存器的电源端接入第二电源，所述的第=PMOS管的栅极和所述 的第四PMOS管的栅极连接且其连接端为所述的从锁存器的偏置电源输入端，所述的第= PMOS管的漏极、所述的第六NMOS管的漏极、所述的第八NMOS管的漏极和所述的第十NMOS 管的栅极连接且其连接端为所述的从锁存器的输出端，所述的第四PMOS管的漏极、所述的 第八NMOS管的栅极和所述的第十NMOS管的漏极连接且其连接端为所述的从锁存器的互 补输出端，所述的第六NMOS管的源极和所述的第屯NMOS管的漏极连接，所述的第八NMOS 管的源极和所述的第九NMOS管的漏极连接，所述的第屯NMOS管的源极、所述的第九NMOS 管的源极和所述的第十NMOS管的源极连接且其连接端为所述的从锁存器的控制信号输入 端，所述的第六NMOS管的衬底、所述的第屯NMOS管的衬底、所述的第八NMOS管的衬底、所 述的第九NMOS管的衬底和所述的第十NMOS管的衬底均接地，所述的第六NMOS管的栅极为 所述的从锁存器的输入端，所述的第屯NMOS管的栅极为所述的从锁存器的互补时钟端，所 述的第九NMOS管的栅极为所述的从锁存器的时钟端；
[0008] 所述的功控模块包括第五PMOS管、第^^一NMOS管、第十二NMOS管、第十=NMOS管和第十四NMOS管；所述的第五PMOS管的漏极、所述的第十一NMOS管的漏级、所述的第 十二NMOS管的栅极和所述的第十=NMOS管的栅极连接，所述的第五PMOS管的源极和所述 的第十四NMOS管的栅极连接且其连接端为所述的功控模块的偏置电源输入端，所述的第 五PMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的功控模块的功控 信号输入端，所述的第五PMOS管的衬底接入NMOS管偏置电源信号，所述的第十一NMOS管 的衬底、所述的第十二NMOS管的衬底、所述的第十=NMOS管的衬底、所述的第十四NMOS管 的衬底、所述的第十一NMOS管的源极、所述的第十二NMOS管的源极、所述的第十=NMOS管 的源极和所述的第十四NMOS管的源极均接地；所述的第十二NMOS管的漏极为所述的功控 模块的第一输出端，所述的第十=NMOS管的漏极和所述的第十四NMOS管的漏极连接且其 连接端为所述的功控模块的第二输出端；
[0009] 所述的主锁存器的输入端为所述的功控单轨电流模D触发器的输入端，所述的从 锁存器的输出端为所述的功控单轨电流模D触发器的输出端，所述的从锁存器的互补输出 端为所述的功控单轨电流模D触发器的互补输出端，所述的主锁存器的输出端和所述的从 锁存器的输入端连接，所述的主锁存器的偏置电源输入端和所述的从锁存器的偏置电源输 入端连接且其连接端为所述的功控单轨电流模D触发器的PMOS偏置电源输入端，所述的功 控单轨电流模D触发器的PMOS偏置电源输入端接入PMOS管偏置电源信号，所述的功控模 块的偏置电源输入端为所述的功控单轨电流模D触发器的NMOS偏置电源输入端，所述的功 控单轨电流模D触发器的NMOS偏置电源输入端接入NMOS管偏置电源信号，所述的主锁存 器的时钟端和所述的从锁存器的时钟端连接且其连接为所述的功控单轨电流模D触发器 的时钟端，所述的功控单轨电流模D触发器的时钟端接入幅值电平对应逻辑1的第一时钟 信号，所述的主锁存器的互补时钟端和所述的从锁存器的互补时钟端端连接且其连接为所 述的功控单轨电流模D触发器的互补时钟端，所述的功控单轨电流模D触发器的时钟端接 入幅值电平对应逻辑1的第二时钟信号，所述的第一时钟信号和所述的第二时钟信号的相 位相差180度；所述的功控模块的功控信号输入端为所述的功控单轨电流模D触发器的功 控信号输入端，所述的功控单轨电流模D触发器的功控信号输入端接入功控信号。
[0010] 所述的第一电源为1. 2V，所述的第二电源为IV，所述的PMOS管偏置电源信号和所 述的