抗单粒子辐射效应的dice结构锁存单元的利记博彩app
【技术领域】
[0001] 本发明涉及一种DICE结构锁存单元，特别是涉及一种应抗单粒子辐射效应的 DICE结构锁存单元。
【背景技术】
[0002] 参照图 1。文献"T. Calin, M. Nicolaidis, and R. Velazco, "Upset Hardened Memory Design for Submicron CMOS Technology, ''IEEE Trans. Nuclear Science, vol. 43 ，no. 6, pp. 2874-2878, Dec. 1996"公开了一种DICE结构锁存单元。该锁存结构由4个PMOS 晶体管PO至P3以及4个NMOS晶体管NO至N3组成。这种结构具有四个存储节点X0，X1， X2，X3。当XO节点至X3节点分别为0101时，如果在XO节点发生0-1翻转，此翻转会使NMOS 晶体管N3导通，于是X3节点发生1-0翻转，但此翻转不会影响Xl节点和X2节点。同样， 如果Xl节点发生1-0翻转，此翻转会使PMOS晶体管P2导通，于是X2节点发生0-1翻转， 但此翻转不会影响XO节点和X3节点。于是，DICE结构保证了对位存储节点（即XO节点 和X2节点，Xl节点和X3节点）不会同时翻转。
[0003] 但这种结构也存在如下缺点：
[0004] 1).无论某个节点发生0-1翻转还是1-0翻转，都至少影响2个节点，说明这种结 构不够稳定。例如：当XO节点至X3节点分别为0101时，若XO节点发生0-1翻转，会使得 X3节点发生1-0翻转；若Xl节点发生1-0翻转，会使得X2节点发生0-1翻转。
[0005] 2).功耗较大：当XO节点发生0-1翻转时，使得NMOS晶体管N3导通，而此时PMOS 晶体管P3原本就已经导通，所以此时存在从VDD经过NMOS晶体管N3和PMOS晶体管P3到 GND的通路，这条通路将形成较大瞬时电流。另外，在写数据时，由于驱动各支路NMOS晶体 管和PMOS晶体管的信号不是同一个信号，因此一旦这两个驱动信号没有同时到达就极有 可能造成从VDD到GND的瞬时通路，引起较大的动态功耗。
【发明内容】
[0006] 为了克服现有DICE结构锁存单元动态功耗大的不足，本发明提供一种抗单粒子 辐射效应的DICE结构锁存单元。该锁存单元包括PMOS晶体管PO至P3和NMOS晶体管NO 至N3,还包括NMOS晶体管MNO至MN3和PMOS晶体管MPO至MP3,所述的NMOS晶体管MNO至 丽3与PMOS晶体管PO至P3互补，PMOS晶体管MPO至MP3与NMOS晶体管NO至N3互补。由 于采用插入互补MOS管的方法，阻断相邻节点之间的直接影响，且由于互补MOS管的引入， 减小了各支路中PMOS管和NMOS管同时导通的可能性。预期达到的效果是当四个存储节点 中的某一位翻转时不会引起其他三个节点的翻转，可以减小DICE结构锁存单元的动态功 耗。
[0007] 本发明解决其技术问题所采用的技术方案是：一种抗单粒子辐射效应的DICE结 构锁存单元，包括PMOS晶体管PO至P3和NMOS晶体管NO至N3,其特点是还包括NMOS晶体 管MNO至MN3和PMOS晶体管MPO至MP3,所述的NMOS晶体管MNO至MN3与PMOS晶体管PO 至P3互补，PMOS晶体管MPO至MP3与NMOS晶体管NO至N3互补。
[0008] PMOS晶体管PO的源极与VDD相连，PMOS晶体管PO的漏极与PMOS晶体管MPO的 源极相连，PMOS晶体管MPO的漏极与NMOS晶体管NO的漏极相连，NMOS晶体管NO的源极与 NMOS晶体管MNO的漏极相连，NMOS晶体管MNO的源极与GND相连，PMOS晶体管PO的栅极 与NMOS晶体管MNO的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极，PMOS 晶体管MPO与NMOS晶体管NO的栅极相连，并连接至PMOS晶体管MPl与NMOS晶体管Nl的 漏极。
[0009] PMOS晶体管Pl的源极与VDD相连，PMOS晶体管Pl的漏极与PMOS晶体管MPl的 源极相连，PMOS晶体管MPl的漏极与NMOS晶体管Nl的漏极相连，NMOS晶体管Nl的源极与 NMOS晶体管丽1的漏极相连，NMOS晶体管丽1的源极与GND相连，PMOS晶体管Pl的栅极 与NMOS晶体管丽1的栅极相连，并连接至PMOS晶体管MPO与NMOS晶体管NO的漏极，PMOS 晶体管MPl与NMOS晶体管Nl的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的 漏极。
[0010] PMOS晶体管P2的源极与VDD相连，PMOS晶体管P2的漏极与PMOS晶体管MP2的 源极相连，PMOS晶体管MP2的漏极与NMOS晶体管N2的漏极相连，NMOS晶体管N2的源极与 NMOS晶体管丽2的漏极相连，NMOS晶体管丽2的源极与GND相连，PMOS晶体管P2的栅极 与NMOS晶体管丽2的栅极相连，并连接至PMOS晶体管MPl与NMOS晶体管Nl的漏极，PMOS 晶体管MP2与NMOS晶体管N2的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的 漏极。
[0011] PMOS晶体管P3的源极与VDD相连，PMOS晶体管P3的漏极与PMOS晶体管MP3的 源极相连，PMOS晶体管MP3的漏极与NMOS晶体管N3的漏极相连，NMOS晶体管N3的源极与 NMOS晶体管丽3的漏极相连，NMOS晶体管丽3的源极与GND相连，PMOS晶体管P3的栅极 与NMOS晶体管丽3的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的漏极，PMOS 晶体管MP3与NMOS晶体管N3的栅极相连，并连接至PMOS晶体管MPO与NMOS晶体管NO的 漏极。
[0012] -种上述抗单粒子辐射效应的DICE结构锁存单元，其特点是还包括由NMOS晶体 管MO至M3为读写传输晶体管所构成的静态随机存储器单元。所述的NMOS晶体管MO的源 极连接数据正向读写端BL，NMOS晶体管MO的栅极连接至读写使能线WL，NMOS晶体管MO的 漏极连接至PMOS晶体管MPl和NMOS晶体管Nl的漏极。NMOS晶体管Ml的源极连接数据 反向读写端BLn，NMOS晶体管Ml的栅极连接至读写使能线WL，NMOS晶体管Ml的漏极连接 至PMOS晶体管MP2和NMOS晶体管N2的漏极。NMOS晶体管M2的源极连接数据正向读写 端BL，NMOS晶体管M2的栅极连接至读写使能线WL，NMOS晶体管M2的漏极连接至PMOS晶 体管MP3和NMOS晶体管N3的漏极。NMOS晶体管M3的源极连接数据反向读写端BLn，NMOS 晶体管M3的栅极连接至读写使能线WL，NMOS晶体管M3的漏极连接至PMOS晶体管MPO和 NMOS晶体管NO的漏极。
[0013] -种上述抗单粒子辐射效应的DICE结构锁存单元，其特点是还包括由晶体管MO 至M2为读写传输管的D锁存器单元。所述的NMOS晶体管MO的源极连接D触发器输入端 DIN，NMOS晶体管MO的栅极连接至触发器时钟信号CK，NMOS晶体管MO的漏极连接至PMOS 晶体管MPl和NMOS晶体管Nl的漏极。NMOS晶体管M2连接D触发器输入端DIN，NMOS晶 体管M2的栅极连接至触发器时钟信号CK，NMOS晶体管M2的漏极连接至PMOS晶体管MP3 和NMOS晶体管N3的漏极。
[0014] 本发明的有益效果是：该锁存单元包括PMOS晶体管PO至P3和NMOS晶体管NO至 N3,还包括NMOS晶体管MNO至MN3和PMOS晶体管MPO至MP3,所述的NMOS晶体管MNO至 丽3与PMOS晶体管PO至P3互补，PMOS晶体管MPO至MP3与NMOS晶体管NO至N3互补。由 于采用插入互补MOS管的方法，阻断相邻节点之间的直接影响，且由于互补MOS管的引入， 减小了各支路中PMOS管和NMOS管同时导通的可能性。预期达到的效果是当四个存储节点 中的某一位翻转时不会引起其他三个节点的翻转，减小了 DICE结构锁存单元的动态功耗。
[0015] 下面结合附图和【具体实施方式】对本发明作详细说明。
【附图说明】
[0016] 图1是【背景技术】DICE结构锁存单元的电路图。
[0017] 图2是本发明抗单粒子辐射效应的DICE结构锁存单元的电路图。
[0018] 图3是【背景技术】DICE结构与本发明DICE结构在XO节点出现0-1翻转时的比较。
[0019] 图4是【背景技术】DICE结构与本发明DICE结构在Xl节点出现1-0翻转时的比较。
[0020] 图5是【背景技术】DICE结构与本发明DICE结构功耗的比较。
[0021] 图6是基于改进的DICE锁存单元构成的存储单元。
[0022] 图7是基于改进的DICE锁存单元构成的D锁存器。
【具体实施方式】
[0023] 以下实施例参照图2-7。本发明抗单粒子辐射效应的DICE结构锁存单元包括PMOS 晶体管PO至P3和NMOS晶体管NO至N3,还包括NMOS晶体管MNO至MN3和PMOS晶体管MPO 至MP3,所述的NMOS晶体管MNO至MN3与PMOS晶体管PO至P3互补，PMOS晶体管MPO至 MP3与NMOS晶体管NO至N3互补。
[0024] PMOS晶体管PO的源极与VDD相连，PMOS晶体管PO的漏极与PMOS晶体管MPO的 源极相连，PMOS晶体管MPO的漏极与NMOS晶体管NO的漏极相连，NMOS晶体管NO的源极与 NMOS晶体管MNO的漏极相连，NMOS晶体管MNO的源极与GND相连，PMOS晶体管PO的栅极 与NMOS晶体管MNO的栅极相连，并连接至PMOS晶体管MP3与NMOS晶体管N3的漏极，PMOS 晶体管MPO与NMOS晶体管NO的栅极相连，并连接至PMOS晶体管MPl与NMOS晶体管Nl的 漏极。
[0025] PMOS晶体管Pl的源极与VDD相连，PMOS晶体管Pl的漏极与PMOS晶体管MPl的 源极相连，PMOS晶体管MPl的漏极与NMOS晶体管Nl的漏极相连，NMOS晶体管Nl的源极与 NMOS晶体管丽1的漏极相连，NMOS晶体管丽1的源极与GND相连，PMOS晶体管Pl的栅极 与NMOS晶体管丽1的栅极相连，并连接至PMOS晶体管MPO与NMOS晶体管NO的漏极，PMOS 晶体管MPl与NMOS晶体管Nl的栅极相连，并连接至PMOS晶体管MP2与NMOS晶体管N2的 漏极。
[0026] PMOS晶