半导体芯片的利记博彩app
【技术领域】
[0001]本公开涉及半导体芯片。
【背景技术】
[0002]由于集成电路(IC)的逆向工程(RE)可能被攻击者滥用以偷盗和/或剽窃电路设计，因此其被认为是对半导体工业最严重的威胁之一。成功地逆向工程集成电路的攻击者可以制造和售卖相似、即克隆的电路且不法地售卖并展现该设计。因此，抵御集成电路的逆向工程的观念和技术是期望的。
【发明内容】
[0003]根据一个实施例，提供一种包括电路的半导体芯片，该电路包括至少一个P沟道场效应晶体管；至少一个η沟道场效应晶体管；第一电源端子，被配置成接收具有较高电源电势(upper supply potential)的第一电源电压；以及第二电源端子，被配置成接收具有较低电源电势的第二电源电压；其中至少一个P沟道场效应晶体管和至少一个η沟道场效应晶体管连接，以使得如果至少一个η沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个P沟道场效应晶体管的栅极；并且如果至少一个P沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个η沟道场效应晶体管的栅极；其中，该电路被配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个，改变至少一个P沟道场效应晶体管的栅极的逻辑状态和至少一个η沟道场效应晶体管的栅极的逻辑状态；并且其中，半导体芯片还包括耦合到至少一个P沟道场效应晶体管的栅极或者至少一个η沟道场效应晶体管的栅极的连接和半导体芯片的另外的部件。
【附图说明】
[0004]在附图中，贯穿不同视图，相同参考符号一般指的是相同部件。附图不必按比例，而是通常将重点放在图示本发明原理上。在以下的描述中，参考下列附图描述各方面，其中:
[0005]图1示出了根据实施例的半导体芯片。
[0006]图2示出了 HC-TIE填料单元。
[0007]图3示出了 TIE-1单元和TIE-O单元。
[0008]图4示出了根据实施例的TIE单元。
[0009]图5示出了根据实施例的集成电路。
[0010]图6示出了根据实施例的集成电路。
[0011]图1示出了根据实施例的TIE-MUX0R-1单元。
[0012]图8示出了根据实施例的TIE-MUX0R-0单元。
[0013]图9示出了根据实施例的电路。
[0014]图10示出了根据实施例的电路。
[0015]图11示出了根据实施例的电路以及图示其欺骗功能的ANDNOR门和图示其真实功能的NAND门。
[0016]图12示出了根据实施例的XNOR电路。
【具体实施方式】
[0017]以下详细描述参考附图，附图借助于例证示出其中可实践本发明的本公开的具体细节和方面。可采用其他方面且在不脱离本发明范围的情况下可做出结构、逻辑和电气改变。由于本公开的一些方面可与本公开的一个或多个其他方面组合以形成新的方面，因此本公开的各方面彼此不必排斥。
[0018]通过部署伪装电路阻止逆向工程。但是，这些通常需要工艺技术扩展，类似于掺杂分布改性(doping profile modificat1n)、欺骗触点或者通孔和/或使明显增加的面积和能耗成为必需。由此，对于批量产品来讲，例如，在许可费、硅面积或能耗方面，这些措施通常过于昂贵。
[0019]下文中，描述了半导体芯片，其对于半导体芯片的成功逆向工程而言具有增加的必要努力。下文中，术语“半导体芯片”与术语“集成电路”等效使用。
[0020]图1示出了根据实施例的半导体芯片100。
[0021]半导体芯片100包括电路101，该电路101包括至少一个P沟道场效应晶体管102，至少一个η沟道场效应晶体管103，第一电源端子104和第二电源端子105，该第一电源端子104被配置成接收具有较高电源电势(例如VDD)的第一电源电压，该第二电源端子105被配置成接收具有较低电源电势(例如VSS)的第二电源电压。
[0022]至少一个P沟道场效应晶体管102和至少一个η沟道场效应晶体管103连接，以使得如果至少一个η沟道场效应晶体管103在其栅极处被提供有较高电源电势，则其将较低电源电势提供到至少一个P沟道场效应晶体管102的栅极，以及如果至少一个P沟道场效应晶体管102在其栅极处被提供有较低电源电势，则其将较高电源电势提供到至少一个η沟道场效应晶体管103的栅极。
[0023]电路101被配置成使得可仅通过改变提供至电路101的第一电源电压和第二电源电压中的至少一个，改变至少一个P沟道场效应晶体管102的栅极的逻辑状态和至少一个η沟道场效应晶体管103的栅极的逻辑状态。
[0024]半导体芯片100进一步包括耦合至至少一个P沟道场效应晶体管102的栅极或者至少一个η沟道场效应晶体管103的栅极的连接106以及半导体芯片100的另外的部件107。
[0025]根据一个实施例，换句话说，在具有自接通的两个交叉耦合的晶体管的半导体芯片上提供电路，其中，从电路输出交叉耦合中的至少一个处的电势并将其提供至半导体芯片的另外的部件。可在半导体芯片中提供一个或多个这种电路以使得逆向工程更加困难。
[0026]可将电路100理解成免于用于改变P沟道场效应晶体管栅极逻辑状态的控制输入且免于用于改变η沟道场效应晶体管栅极逻辑状态的控制输入的电路，该电路100被配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个P沟道场效应晶体管栅极的逻辑状态和至少一个η沟道场效应晶体管栅极的逻辑状态。也可将其理解为被配置成使得P沟道场效应晶体管栅极的逻辑状态和η沟道场效应晶体管栅极的逻辑状态不能由至电路的外部控制信号改变的电路。
[0027]根据一个实施例，换句话说，使用用于IC伪装的TIE-Cell方法(其也称作TIE-Cell伪装概念或者方法)，其可被看作是基于HC-TIE填料单元的。例如可用于在两条馈电线之间提供一定电容的这种填料单元包括交叉耦合的晶体管，例如彼此使能(即接通)的PMOS (P沟道金属氧化物半导体)和nMOS (η沟道M0S)场效应晶体管(MOS)。例如，为了在设计流程的放置和路由(Place&Route)部分期间解决路由冲突，可以使用具有“每单位面积高电容(HC) ”的填料单元以用于半定制电路实现。
[0028]根据一个实施例，将连接配置成将至少一个P沟道场效应晶体管栅极的逻辑状态或者至少一个η沟道场效应晶体管栅极的逻辑状态提供至半导体芯片的另外的部件。
[0029]半导体芯片的另外的部件例如是(逻辑)门。
[0030]半导体芯片的另外的部件可以是虚拟门或者是金属填充结构。
[0031]根据一个实施例，电路是门且包括另外的部件。
[0032]例如，另外的部件是另一个场效应晶体管。
[0033]根据一个实施例，至少一个η沟道场效应晶体管或者至少一个P沟道场效应晶体管耦合在第一电源端子或者第二电源端子和其他场效应晶体管之间。
[0034]根据一个实施例，半导体芯片包括耦合到至少一个P沟道场效应晶体管栅极和半导体芯片的第一另外的部件的第一连接，以及耦合到至少一个η沟道场效应晶体管栅极和半导体芯片的第二另外的部件的第二连接。换句话说，两个栅极的逻辑状态都可被转发至半导体芯片的其它部件。
[0035]根据一个实施例，电路包括多个P沟道场效应晶体管；其中P沟道场效应晶体管和至少一个η沟道场效应晶体管连接，使得如果至少一个η沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至P沟道场效应晶体管的栅极；并且如果P沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至η沟道场效应晶体管的栅极；其中，将该电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变P沟道场效应晶体管栅极的逻辑状态；并且半导体芯片还包括耦合至P沟道场效应晶体管的栅极或者至少一个η沟道场效应晶体管的栅极和半导体芯片的另外的部件的连接。换句话说，电路可包括多个例如串联连接的P沟道晶体管。
[0036]根据一个实施例，电路包括多个η沟道场效应晶体管；其中η沟道场效应晶体管和至少一个P沟道场效应晶体管连接，使得如果至少一个P沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至η沟道场效应晶体管的栅极；并且如果η沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个P沟道场效应晶体管的栅极；其中将电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变η沟道场效应晶体管栅极的逻辑状态；并且半导体芯片还包括耦合到η沟道场效应晶体管的栅极或者至少一个P沟道场效应晶体管的栅极和半导体芯片的另外的部件的连接。换句话说，电路可包括多个例如串联连接的η沟道晶体管。
[0037]根据一个实施例，电路包括多个P沟道场效应晶体管；多个η沟道场效应晶体管；其中P沟道场效应晶体管和η沟道场效应