场效应晶体管开关电路的利记博彩app
【技术领域】
[0001]本公开的实施方式整体上涉及电路领域，并且更特别地涉及开关电路。
【背景技术】
[0002]场效应晶体管(FET)可以用于低功率射频(RF)开关装置，特别在价格、性能以及功耗是关键要素的移动应用中。然而，FET在处理较大信号时可能受到挑战。特别地，在充当开关的FET中大信号性能可能受到FET的体的准中性区域中的电荷积累的影响。电荷积累可以导致热载流子积累、过多的栅诱导漏极泄漏电流(GIDL)、负跨导、栅极控制的损耗、滞后等。这些问题通常可以称为浮体效应(FBE)。
[0003]在一些应用中，某些应用可能需要超快和超低损耗/高隔离开关。在一些情况下，低损耗开关可能需要负电压发生器(NVG)，负电压发生器可以用于实现所需的低损耗和隔离，并且还用于满足大信号要求。然而，使用NVG可能导致较慢的开关，以及电路面积方面的显著的开销。此外，使用NVG可能导致睡眠模式下(即当电路不主动地传送信号时)的泄漏电流。在一些情况下，隔直流电容器可以用在开关中以防止上述问题，然而使用隔直流电容器可能导致高的电路面积并且还降低电路性能。例如，电路可能经历糟糕的插入损耗、差的线性和/或差的隔离。
【发明内容】
[0004]根据本发明的一个方面，提供一种开关电路，包括:第一开关，第一开关包括η-沟道晶体管；以及第二开关，第二开关与第一开关耦接，第二开关包括:第一 P-沟道晶体管，第一 P-沟道晶体管包括第一源极接点、第一漏极接点、第一栅极接点和第一体接点；第二P-沟道晶体管，第二 P-沟道晶体管与第一 P-沟道晶体管耦接，第二 P-沟道晶体管包括第二源极接点、第二漏极接点、第二栅极接点和第二体接点，其中，第一栅极接点与第二漏极接点耦接，并且第一体接点与第二源极接点耦接；以及第一电阻器和第二电阻器，第一电阻器和第二电阻器均与第二栅极接点耦接。
[0005]在一个示例中，第一电阻器或第二电阻器是高密度电阻器。
[0006]在一个示例中，第一 ρ-沟道晶体管具有I毫米的厚度。
[0007]在一个示例中，第二 P-沟道晶体管具有3微米的厚度。
[0008]在一个示例中，第一源极接点与第三开关耦接，第三开关至少包括第三P-沟道晶体管和第四P-沟道晶体管。
[0009]在一个示例中，第一 P-沟道晶体管或第二 P-沟道晶体管是P-沟道金属氧化物半导体场效应晶体管(MOSFET)。
[0010]在一个示例中，第一栅极接点与直流(DC)电压输入源耦接。
[0011 ] 在一个示例中，第一开关与第二开关耦接，使得第一 P-沟道晶体管与第一开关直接耦接并且第一 P-沟道晶体管在开关电路的第一开关和地接点之间。
[0012]根据本发明的另一个方面，提供了一种方法，包括:将第一 P-沟道场效应晶体管(FET)的栅极接点耦接到第二 ρ-沟道FET的漏接接点；将第一 P-沟道FET的体接点耦接到第二 P-沟道FET的源极接点；将第二 P-沟道FET的栅极接点耦接到第一电阻器和第二电阻器；以及将第一 P-沟道FET的漏极接点和第一电阻器耦接到η-沟道FET，使得第一 ρ-沟道FET在电学上被布置在η-沟道FET和地之间。
[0013]在一个示例中，第一电阻器或第二电阻器是高密度电阻器。
[0014]在一个示例中，第一 ρ-沟道FET具有I毫米的厚度。
[0015]在一个示例中，第二 P-沟道FET具有3微米的厚度。
[0016]在一个示例中，第一 P-沟道FET、第二 ρ-沟道FET、第一电阻器和第二电阻器是第一开关，并且第一 P-沟道FET的源极接点与第二开关耦接，第二开关包括第三P-沟道FET。
[0017]在一个示例中，第一 ρ-沟道FET或第二 ρ-沟道FET是ρ-沟道金属氧化物半导体场效应晶体管(MOSFET)。
[0018]根据本发明的又一个方面，提供了一种系统，包括:信号输入端；第一开关在电学上被布置在信号输入端和信号输出端之间，第一开关包括η-沟道场效应晶体管(FET);以及第二开关被电耦接在信号输入端和地之间，并且被电耦接在第一开关和地之间，其中，第二开关包括:第一 P-沟道FET ;第二 ρ-沟道FET，第二 ρ-沟道FET与第一 ρ-沟道FET耦接，第二 P-沟道FET包括漏极接点和源极接点，漏极接点与第一 P-沟道FET的栅极接点耦接，源极接点与第一P-沟道FET的体接点耦接；以及第一电阻器和第二电阻器，第一电阻器和第二电阻器均与第二 P-沟道FET的栅极接点耦接。
[0019]在一个示例中，第一电阻器或第二电阻器是高密度电阻器。
[0020]在一个示例中，第一 ρ-沟道FET具有I毫米的厚度。
[0021]在一个示例中，第二 ρ-沟道FET具有3微米的厚度。
[0022]在一个示例中，还包括第三开关，第三开关包括第三P-沟道FET和第四ρ-沟道FET，其中，第一 ρ-沟道FET的源极接点与第三P-沟道FET的漏极接点耦接。
[0023]在一个示例中，第一 ρ-沟道FET或第二 ρ-沟道FET是ρ-沟道金属氧化物半导体场效应晶体管(MOSFET)。
【附图说明】
[0024]在附图的图中作为示例而非作为限制示出了实施方式，在附图中，相同的附图标记表示相似的元件，其中:
[0025]图1示出了根据各种实施方式的场效应晶体管(FET)开关。
[0026]图2示出了根据各种实施方式的包括多个开关的开关电路。
[0027]图3示出了根据各种实施方式的构成开关电路的示例性过程。
[0028]图4示出了根据各种实施方式的示例性无线通信装置的框图。
【具体实施方式】
[0029]各实施方式包括开关电路。在一些实施方式中，开关电路可以包括第一开关，该第一开关包括信号路径中的η-沟道开关晶体管。η-沟道开关晶体管可以是η-沟道场效应晶体管(FET)。开关电路还可以包括对第一开关分路的第二开关。第二开关可以包括开关晶体管和放电晶体管以给开关晶体管的体(body)提供放电路径。开关晶体管和放电晶体管可以是P-沟道晶体管，并且更具体地可以是P-沟道FET。η-沟道晶体管和P-沟道晶体管两者均可以与电压源耦接，该电压源被配置成向开关提供正电压。当电压源提供正电压时，可以接通包括η-沟道开关晶体管的开关使得该开关可以允许射频(RF)信号通过该开关传播。同时，由于正电压，可以关断包括P-沟道晶体管的开关。随后可以移除正电压，或者可以施加负电压，以及在包括P-沟道晶体管的开关接通时，可以关断包括η-沟道晶体管的开关。可以描述和要求保护其他实施方式。
[0030]通过使用本领域技术人员通常使用的术语来描述说明性实施方式的各个方面以向本领域的其他技术人员传达其各个方面的工作实质。然而，对本领域技术人员而言明显的是，可以仅利用所描述的方面中的一些方面来实践替选实施方式。为了说明的目的，阐述了特定装置和配置以提供对说明性实施方式的透彻理解。然而，对本领域技术人员而言明显的是，可以在没有这些特定细节的情况下来实践替选实施方式。在其他示例中，省略或简化了公知的特征以便不会使得说明性实施方式变得模糊。
[0031]此外，各种操作将依次地以对理解本公开最有帮助的方式而被描述为多个离散操作；然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别地，这些操作不需要按介绍的顺序来执行。
[0032]短语“在一个实施方式中”被重复使用。该短语一般不是指同一实施方式；然而，其可以指同一实施方式。术语“包括”、“具有”和“包含”是同义的，除非上下文另有所指。
[0033]在为可以结合各种实施方式使用的语言提供一些澄清性上下文时，短语“Α/Β”和“Α和/或B”表示㈧、⑶或(Α和B);以及短语“Α、Β和/或C”表示㈧、⑶、(C)、(Α和B)、(Α 和 C)、(B 和 C)或(Α、B 和 C)。
[0034]可以在本文中使用术语“与……耦接”连同其衍生词。“耦接”可以指下文中一个或更多个。“耦接”可以指两个或更多个元件处于直接物理接触或电接触。然而，“耦接”还可以指两个或更多个元件彼此间接接触，但仍相互配合或相互作用，并且可以指一个或更多个其他元件被耦接或连接在被描述为彼此耦接的元件之间。
[0035]图1示出了根据各种实施方式的开关100。开关100可以是具有布置在绝缘层之上的硅层的绝缘体上硅(SOI)装置，绝缘层也被称作氧化埋层(BOX)。在一些实施方式中，另外的硅层可以布置在绝缘层之下。
[0036]在各种实施方式中，顶部硅层可以大约50到90纳米(nm)厚，绝缘层(其可以是二氧化硅层或蓝宝石层)可以大约100到200nm厚。在一些实施方式中，开关100可以是其中掺杂沟道之下的硅被部分地耗尽移动电荷载流子的部分耗尽SOI (rosoi)装置。部分耗尽区域可以被称为准中性区域。
[0037]开关100可以包括开关晶体管104。在一些实施方式中，开关晶体管104可以是场效应晶体管(FET)。在一些实施方式中，如上文描述，开关晶体管104在准中性区域中可以具有积累电荷的倾向。本文中描述的实施方式提供对这些累积电荷的放电，同时减轻了与旨在解决FBE问题的其他技术有关的上述问题中的至少一部分问题。
[0038]开关晶体管104可以包括栅极接点108、源极接点112、漏极接点116和体接点120。如所示出的，开关100还可以包括彼此串联耦接的、与源极接点112