一种具有猝发同步功能的信号发生器的制造方法
【技术领域】
[0001]本发明涉及测试测量领域，特别涉及一种具有猝发同步功能的信号发生器。
【背景技术】
[0002]信号发生器作为一种信号源，因其能够产生不同频率、不同幅度的规则或者不规贝U的波形，在电子系统的测量、校验及维护中得到了广泛的应用。随着电子芯片集成化的发展，基于直接数字合成(Direct Digital Synthesis,以下简称DDS)技术和可编程逻辑阵列(FPGA)技术的信号发生器具备了丰富的功能，集函数发生器、任意波形发生器、脉冲发生器、谐波发生器、模拟/数字调制器、扫频发生器、猝发信号发生器等功能于一身。
[0003]猝发功能，又称为“脉冲串”功能或者“Burst”功能，是指当触发脉冲信号有效时，输出一个或多个波形的功能。参考图1，是现有技术中具有猝发功能信号发生器I的结构示意图，信号发生器I外部的触发源提供触发脉冲信号111给采样单元102 ;采样单元102用时钟单元101提供的的系统时钟110采样触发脉冲信号111，所得触发同步信号112送给猝发模式控制单元103 ;控制单元107为猝发模式控制单元103提供用户所设置的猝发参数，为相位累加器104提供频率控制字K ;为波形存储器105预存一个周期的波表数据；猝发模式控制单元103根据控制单元107设置的猝发参数，产生触发使能信号113给相位累加器104，相位累加器104、波形存储器105、数模转换器(DAC) 106构成了 DDS结构，三者的工作时钟均为时钟单元101所提供的系统时钟110，若触发使能信号113有效，在每个时钟脉冲110到来时相位累加器104对频率控制字K进行累加；在触发使能信号113无效时，相位累加器104停止累加。波形存储器105以频率控制字的累加值为读地址，读出预存的波表数据，所读出的数字形式的波表数据116给DAC106，后者将其转换为模拟形式的猝发输出波形 117。
[0004]现有技术中，猝发信号发生器的工作原理是:采样单元102用系统时钟110采样触发脉冲信号111产生触发同步信号112，猝发模式控制单元103根据触发同步信号112控制DDS输出波形或者暂停波形输出。但是现有技术中由于系统时钟110与触发脉冲信号111不同步，会造成触发脉冲信号111的有效边沿与猝发输出波形117之间的时序关系不稳定。具体原因如下:参考图2，是猝发输出波形117与触发脉冲信号111的时序关系图，210表示图1中的系统时钟110，其时钟周期为T，211表示触发脉冲信号111，212表示触发同步信号112，它是采样单元102用系统时钟210的上沿对触发脉冲信号211采样所得，211上沿与212上沿的时间间隔为tl，213为图1中的猝发输出波形117，212上沿与猝发输出波形213开始输出的时间间隔为t2。那么，触发脉冲信号211上沿与猝发输出波形213开始输出的总时间间隔为tl+t2。其中t2的时间是固定的，因为猝发模式控制单元103、相位累加器104、波形存储器105、数模转换器106均使用系统时钟110作为工作时钟，构成了一个同步工作系统，猝发模式控制单元103、相位累加器104、波形存储器105、数模转换器106的数据处理时间之和即为t2，现有技术已经有解决方案能够将t2的时间长度固定，但是由于触发脉冲信号211与系统时钟110不是同步的，所以tl的长度是在O-T之间变化的，所以触发脉冲信号211上沿与猝发输出波形213开始输出的总时间间隔为tl+t2也是不固定的，用示波器的两个通道分别观察触发脉冲信号211和猝发输出波形213，以触发脉冲信号211的上沿作为示波器的触发沿，示波器另一个通道显示的猝发输出波形213会存在长度为T的“抖动”。以系统时钟210的频率等于10MHz为例，抖动时间为10nS。
[0005]终上所述，现有技术中的信号发生器输出的猝发输出波形与外部触发源所提供的触发脉冲信号之间不是同步的，导致输出波形存在抖动。
【发明内容】
[0006]为了解决现有技术中存在的问题，本发明提出了一种能够使猝发输出波形与触发脉冲信号同步的信号发生器。
[0007]本发明所述的一种具有猝发同步功能的信号发生器，包括时钟单元、同步单元、采样单元和波形产生单元，所述的时钟单元，用于产生第一工作时钟和第二工作时钟；所述的同步单元，用于根据第一工作时钟、第二工作时钟和外部输入的触发脉冲信号，产生第一工作时钟的延迟时钟；所述的采样单元，用于根据所述的延迟时钟和触发脉冲信号，产生触发同步信号；所述的波形产生单元，用于根据所述的延迟时钟和触发同步信号，产生波形。
[0008]在本发明所述的信号发生器中，所述的同步单元还可以包括延时单元、触发采样单元、触发边沿检测单元、缓存单元和延时控制单元，所述的延时单元，用于将所述的第一工作时钟延时至少一个第一工作时钟的周期T，得到时钟延迟数据；所述的触发采样单元，用于以触发脉冲信号的边沿，采样时钟延迟数据，得到采样延迟数据；所述的触发边沿检测单元，用于利用第二工作时钟检测触发脉冲信号的边沿，得到触发边沿检测信号；所述的缓存单元，用于根据第二工作时钟、触发边沿检测信号和采样延迟数据，得到延迟缓存数据；所述的延时控制单元，用于根据第二工作时钟、延迟缓存数据得到第一工作时钟与触发脉冲信号之间的延时量，并根据该延时量对第一工作时钟进行相应的延时，产生所述的延迟时钟。
[0009]在本发明所述的信号发生器中，延时单元还可以具有N个串联连接的延时子单元，所述的延时子单元分别用于将输入的信号延迟一固定时间Td后输出给下一级延时子单元和延时单元外部，且N>T/Td。
[0010]在本发明所述的信号发生器中，所述的延时单元还可以由可编程逻辑器件的进位链构成。
[0011]在本发明所述的信号发生器中，所述的触发边沿检测单元，还可以在利用第二工作时钟检测到触发脉冲信号的上边沿时，产生有效的触发边沿检测信号，所述的缓存单元在所述的触发边沿检测信号有效时，缓存采样延迟时钟，得到延迟缓存数据。
[0012]在本发明所述的信号发生器中，所述的延迟控制单元还可以根据延迟缓存数据得到第一工作时钟与触发脉冲信号之间的延时量，是指，根据第一工作时钟和触发脉冲信号相邻的上升沿之间的延迟缓存数据的高电平和低电平的个数，得到第一工作时钟与触发脉冲信号之间的延时量。
[0013]在本发明所述的信号发生器中，所述的延迟控制单元还可以根据延迟缓存数据得到第一工作时钟与触发脉冲信号之间的延时量，是指，根据第一工作时钟和触发脉冲信号相邻的上升沿之间的延迟缓存数据的高电平和低电平的个数，以及所述的时间Td，得到第一工作时钟与触发脉冲信号之间的延时量。
[0014]在本发明所述的信号发生器中，所述的第一工作时钟和第二工作时钟还可以为同一时钟。
[0015]在本发明所述的信号发生器中，所述的第一工作时钟的频率还可以大于所述的第二工作时钟的频率。
[0016]与现有技术中相比，本发明所述的信号发生器具有以下特点:
[0017]1、通过将系统时钟延迟的方法，使得用延迟后的系统时钟得到的猝发输出波形与触发脉冲信号同步，从而消除了由此带来的抖动。
[0018]2、利用FPGA中通常用来做二进制数据加法器的进位链单元实现对系统时钟的延迟，不仅克服了技术偏见，而且由于进位链的精度更高，大大提高了猝发输出波形和触发脉冲信号的同步精度，并且该结构实现简单，可集成度高，不需要增加硬件成本。
[0019]3、本发明中系统时钟和校准系统时钟时所用的第二工作时钟可以是同一时钟，也可以是不同的时钟，采用不同时钟时，第二工作时钟的频率要低于系统时钟，既可以满足系统工作需要，又由于采用低频时钟可以降低FPGA的功耗和布线难度。
【附图说明】
[0020]图1是现有技术中猝发信号发生器I的结构示意图。
[0021]图2是现有技术中触发脉冲信号与猝发输出波形之间的时序图。
[0022]图3是本发明实施例中的信号发生器3的结构示意图。
[0023]