输入接口电路的利记博彩app
【技术领域】
[0001]本发明涉及I/O接口电路领域，特别是涉及一种输入接口电路。
【背景技术】
[0002]随着集成电路工艺的快速发展，芯片被广泛应用于各行各业，在金融安全领域使用的芯片对芯片的安全性提出了更高的要求。
[0003]对于安全级别较高的芯片，设计者不仅要关心芯片的安全算法模块而且要关注芯片的接口。接口电路直接与外界相连，因而最容易遭受攻击，攻击者无需破坏芯片，就可以通过I/o接口对芯片进行攻击。
[0004]参见图1所示，传统的输入接口电路由ESD保护电路，施密特电路和缓冲电路组成。
[0005]ESD保护电路就是静电放电保护电路，可以解决芯片在封装、组装、测试、存放、搬运等过程中所遭遇到的大多数静电放电问题。当外部的高压脉冲通过芯片接口时，ESD保护电路开启，泄放大电流，从而保护内部电路，使芯片的内部器件不会造成不可逆的击穿损坏。
[0006]施密特电路是对输入信号进行整形。通常从输入端口过来的信号不是理想的高低电平信号，其中可能会有些毛刺，施密特电路能够将这些毛刺滤除。
[0007]缓冲电路是用于增强输入接口驱动能力从而能够驱动后级负载。
[0008]外部信号通过PAD (接口)端口向芯片输入数据，数据经过ESD保护电路后，再经过施密特电路整形，最后通过缓冲电路输出到芯片的内部。
[0009]传统的输入接口电路不具有抗攻击性。由于传统的输入接口电路中，输入PAD与内部I/o电源(VCC)之间存在寄生的二极管，攻击者可以通过输入PAD直接改变内部电源的电压，破坏内部电路的正常工作，使芯片进入攻击者预设的状态，从而获取内部的重要数据。
【发明内容】
[0010]本发明要解决的技术问题是提供一种输入接口电路，能够有效的提高芯片输入接口的抗攻击性能。
[0011]为解决上述技术问题，本发明的输入接口电路，包括:
[0012]一 ESD保护电路，由主ESD保护电路和次ESD保护电路组成，防止外部静电放电对芯片造成的损坏；
[0013]一整形电路，由施密特电路和缓冲器构成，与所述ESD保护电路相连接，其施密特电路的供电电源由输入PAD提供，用于对输入信号进行整形；
[0014]一阱电阻电路，与所述整形电路相连接，用于防止攻击者向芯片内部加入信号；
[0015]一内部保护电路，与所述阱电阻电路相连接，用于防止划片时产生的电压对芯片内部电路的损伤，且在电阻被切断时使输入接口电路的输出端输出固定的低电平；
[0016]一缓冲电路，与所述内部保护电路相连接，用于加强输入接口驱动能力，从而驱动后级电路工作。
[0017]本发明的输入接口电路中，ESD保护电路对传统的ESD保护电路做了适当修改，目的是为了去除PAD与I/O供电电源VCC之间的寄生二极管，从而使攻击者无法通过PAD直接操控I/O供电电源VCC。
[0018]整形电路中施密特电路的供电电源由输入PAD提供，无需由I/O供电电源VCC提供电源。因此也不同于传统的施密特电路。这样可以使输入PAD与I/O供电电源VCC之间完全没有通路，从而进一步提高了安全系数。
[0019]阱电阻电路能够防止攻击者向芯片内部加入信号。
[0020]内部保护电路有两个作用，其一是保护芯片内部电路不会因为划片时产生的电压而受到损伤；其二是在电阻被切断后使输入接口电路的输出端输出固定的低电平。
[0021]本发明能明显提高芯片的抗攻击性，使攻击者无法通过输入PAD对芯片内部电路进行攻击。
【附图说明】
[0022]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0023]图1是传统的输入接口电路原理图；
[0024]图2是本发明的输入接口电路一实施例原理图；
[0025]图3是图2中施密特电路一实施例原理图。
【具体实施方式】
[0026]参见图2所示，本发明的输入接口电路在下面的实施例中，包括:
[0027]一 ESD保护电路，由NMOS晶体管Mll和M12，电阻Rll和Rl2构成。其中，NMOS晶体管Ml I和电阻Rll是主ESD保护电路，采用的是栅耦合结构。电阻Rl2是ESD限流电阻，NMOS晶体管M12是次ESD保护电路，保护后级电路(施密特电路)的栅极。
[0028]NMOS晶体管MlI的漏极与电阻R12的一端相连接，并作为PAD的输入端，NMOS晶体管Mll的栅极与电阻Rll的一端相连接，电阻Rll的另一端与NMOS晶体管Mll的源极和衬底接地。
[0029]电阻R12的另一端与PMOS晶体管M12的源极相连接，其连接的节点记为netl，其作为施密特电路的供电电源输入端；
[0030]NMOS晶体管M12的栅极、源极和衬底接地。
[0031]一整形电路，由施密特电路和缓冲器构成。
[0032]结合图3所示，所述施密特电路由PMOS晶体管M31?M33，NMOS晶体管M34?M36组成。PMOS晶体管M31的源极与供电电源VCCl端相连接，供电电源VCCl端与施密特电路的供电电源输入端netl端相连接。PMOS晶体管M31的漏极与PMOS晶体管M32的源极和PMOS晶体管M33的源极相连接。PMOS晶体管M31?M33的衬底与供电电源VCCl端相连接。
[0033]PMOS晶体管M32的漏极与PMOS晶体管M33的栅极、NMOS晶体管M34的漏极和NMOS晶体管M36的栅极相连接。其连接的节点作为施密特电路的输出端0UT1。NMOS晶体管M34的源极与NMOS晶体管M35的漏极和NMOS晶体管M36的源极相连接。NMOS晶体管M36的漏极与供电电源VCCl端相连接。
[0034]NMOS晶体管M34?M36的衬底、PMOS晶体管M33的漏极和NMOS晶体管M35的源极接地VSS。
[0035]PMOS晶体管M31的栅极、PMOS晶体管M32的栅极、NMOS晶体管M34的栅极和NMOS晶体管M35的栅极相连接，其连接的节点记为A。
[0036]缓冲器由PMOS晶体管M13和NMOS晶体管M14组成，PMOS晶体管M13的栅极与NMOS晶体管M14的栅极与施密特电路的输出端OUTl相连接，其连接的节点记为net2。PMOS晶体管M13的漏极和衬底与节点netl相连接。PMOS晶体管M13的漏极与NMOS晶体管M14的漏极相连接，其连接的节点记为net3并作为缓冲器的输出端。PMOS晶体管M14的源极和衬底接地VSS。
[0037]当PAD输入高电平时，节电netl为高电平，施密特电路SMTl输出端的节点net2为低电平，缓冲器的输出端net3为高电平；iPAD输入为低电平时，节电netl为低电平，由于施密特电路和缓冲器的供电电源都接在电阻R2的一端且为低电平，故施密特电路输出端的节点net2为低电平，缓冲器的输出端net3为低电平。
[0038]一阱电阻电路，由阱电阻R13组成，其一端与节点net3相连接，另一端记为net4端。阱电阻R13有两种做法:一种是将阱电阻R13放置在芯片内部，另一种是将阱电阻R13放置在划片槽(芯片外部)内。如果将阱电阻R13放置在划片槽内，芯片划片后，阱电阻R13被划断，节点net3端与net4端的连接断开,这样输入PAD就无法向内部加入任何信号了，这种做法一般用于测试I/O接口，芯片测试完成后就将测试通路切断，防止攻击者向内部加入信号