一种模数转换器电路的利记博彩app

本实用新型大体涉及集成电路器件，具体而言，涉及实现一种模数转换器电路的电路。

背景技术：

比较器经常被用在模数转换器(ADC)中，以对输入信号电压或电流电平做出判决，该判决通常相对于参考信号做出。在电路层面上，比较器可以通过使用定时锁存器电路实现。定时锁存电路(clocked latch circuitry)使比较器的输出锁存至高或低输出电平。当输入信号与预设的参考阈值非常接近时，信号通路中的任何噪声或失真可能导致在比较器输出处做出错误的判决。因此，定时锁存器电路之前可以设置前置放大器以将信号放大至需要的水平。

信号放大增强了具有前置放大器和定时锁存器的比较器的总体转换准确性。在典型的基于逐次逼近寄存器(SAR)的ADC设计中，电容式数模转换器(CDAC)在比较器的输入处保持输入采样信号。在高速ADC中，CDAC较小的电容值对于实现高转换率是至关重要的。然而，具有较小电容的CDAC更容易受到拾取寄生噪声耦合的影响，这使回馈(kick-back)噪声成为超高速ADC的阻碍。虽然前置放大器作为定时锁存器与电容式DAC之间独立的一级，但是它仍然造成显著水平的瞬态扰动。

因此，能实现降低回馈噪声的模数转换器的电路会十分有益。

技术实现要素：

描述了一种模数转换器电路。该模数转换器电路包括放大器电路，其被设置为在与第一放大器电流通路关联的第一放大器输入处以及在与第二放大器电流通路关联的第二放大器输入处，接收差分模拟输入信号，并在与第一放大器电流通路关联的第一放大器输出处，以及在与第二放大器电流通路关联的第二放大器输出处，生成放大的差分模拟输入信号；第一电容器，其被耦接在第一放大器输入与第二放大器输出之间；第二电容器，其被耦接在第二放大器输入与第一放大器输出之间；以及锁存器电路，其具有被耦接至第一放大器输出的第一锁存器输入，以及被耦接至第二放大器输出的第二锁存器输入，其中锁存器电路被设置为根据放大的差分模拟输入信号，在第一锁存器输出与第二锁存器输出处，生成差分数字输出信号。

还描述了一种实施模数转换器电路的方法。该方法包括：在放大器电路的第一放大器通路的第一放大器输入处以及放大器电路的第二放大器通路的第二放大器输入处接收差分模拟输入信号；通过将第一电容器耦接在第一放大器输入与第二放大器输出之间，以及将第二电容器耦接在第二放大器输入与第一放大器输出之间，降低第一放大器输入与第二放大器输入处的噪声；在第一放大器输出与第二放大器输出处生成放大的差分模拟输入信号；在耦接至第一放大器输出的第一锁存输入处，以及耦接至第二放大器输出的第二锁存器输入处，锁存数据；根据放大的差分模拟输入信号，在第一锁存输出与第二锁存输出处生成差分数字输出信号。

通过参考以下具体实施方式与权利要求，可以理解本实用新型的其它特征。

附图说明

图1是描述了包括具有模数转换器电路的接收机的集成电路的框图；

图2是描述了在图1的接收机中实施的基于SAR的模数转换器电路的框图；

图3是描述了图2的比较器电路中的放大器电路和锁存器电路的框图；

图4是描述了图2的比较器电路中的放大器电路和锁存器电路的更具体框图；

图5是展示了图2的比较器电路中的输入处信号的波形的时序图；

图6是展示了一种实施模数转换器电路的方法的流程图；

图7是展示了在电容式DAC中实施一种模数转换器电路的方法的流程图。

具体实施方式

尽管本说明书包括了定义本实用新型的一个或多个实施例的、被认为新颖的特征的权利要求，据信结合具体实施方式的描述与附图，可以更好地理解这些电路与方法。尽管本实用新型公开了多种电路与方法，可以理解这些电路与方法仅仅是具有发明性安排的示例，它可以通过多种方式实现。因此，本说明书公开的特定结构性与功能性的细节不应被理解为限定，而仅应作为权利要求的基础以及作为指导本领域技术人员以多种方式利用几乎任何合适的具体结构的发明性安排的代表性基础。进一步地，这里使用的术语与词汇并不是用来作为限定，而是用来提供一种对这些电路与方法的可以理解的描述。

这些电路与方法涉及模数转换器(ADC)设计，特别是具有接收高速数据能力的基于逐级逼近寄存器(SAR)的ADC。这些电路与方法通过降低来自ADC中的比较器的回馈噪声，提高了比较器的转换准确性。前置放大器电路的中和(neutralization)技术有效降低了回馈噪声，使CDAC可以使用较小的净电容(net capacitance)。较小的净电容允许了较高的信号带宽，其对在高速有线与无线应用中使用ADC是至关重要的。

根据一个实施例，模数转换器电路包括耦接在放大器电路的第一放大器输入与第二放大器输出之间的第一电容器，以及耦接在放大器电路的第二放大器输入与第一放大器输出之间的第二电容器。第一与第二电容器降低了回馈噪声，并且使得在CDAC电路中使用更小的电容器成为可能。

首先在图1中，显示了一种包括具有模数转换器电路的接收机的集成电路的框图。具体而言，输入/输出端口102被耦接至控制电路104，后者控制了具有配置存储器108的可编程资源106。配置数据可以由配置控制器110提供至配置存储器108。配置数据用来运行可配置逻辑元件(CLE)109。尽管CLE被当作一种可编程资源的示例，应当理解也可以使用其它可编程资源。存储器112可以被耦接至控制电路104以及可编程资源106。接收机电路114可以被耦接至控制电路104、可编程资源106以及存储器112，并且可以通过I/O端口116接收集成电路器件外部的信号。其它I/O端口可以被耦接至集成电路器件电路，比如如图所示耦接至控制电路104的I/O端口118。时钟网络120被耦接至图1电路中的各种元件。以下更具体描述的接收数据的电路与方法可以被图1中电路的多种元件实施，特别是如下所述的用以接收差分模拟输入信号的接收机电路114。

转到图2中，示出了一种可以被图1所示的接收机中实施的、基于SAR的模数转换器电路200的框图。基于SAR的模数转换器电路200包括比较器电路202，其作为模数转换器运行，被耦接至组成CDAC电路207的第一电容网络204与第二电容网络206。逐级逼近寄存器(SAR)电路208被耦接至比较器电路202的输出，并控制第一电容网络204与第二电容网络206的运行以确定输入信号的值。更具体地，第一控制线路210包括多条控制线路，其中，用以控制对应电容器的多个开关212中的每一个都对应于一条控制线路。开关212包括在参考电压节点213处耦接至参考电压(vref)的第一端点214，以及耦接至接地电压(GND)的第二端点216。开关212可以接通参考电压或接地电压到开关的节点218的路线，后者被耦接至对应电容器的第一端点。图中显示了六个电容器220-230，其中对应的开关212控制了将参考电压或接地电压施加至电容器的第一端点。电容器220-230中的每一个的第二端点被耦接至比较器电路202的第一输入232。一对差分模拟输入电压中的第一输入电压(vin)也通过开关234耦接至输入232。

第二控制线路240包括多条控制线路，其中，用来控制对应电容器的多个开关242中的每一个都对应于一条控制线路。每个开关242包括耦接至参考电压的第一端点244，以及耦接至接地电压的第二端点246。开关242可以接通从参考电压或接地电压到耦接至对应电容器的第一端点的开关节点248的路线。图中显示了六个电容器250-260，其中对应的开关242控制将参考电压(在参考电压节点243处)或接地电压施加到电容器的第一端点。电容器250-260中的每一个的第二端点被耦接至比较器电路202的第二端点262。一对差分模拟输入电压的第二输入电压(vip)也通过开关264耦接至输入端点262。差分数字输出von和vop被耦接至SAR电路208的对应输入。具体地，比较器电路202的输出266被耦接至SAR电路208的对应输入267，输出268被耦接至SAR电路208的对应输入269。在SAR电路的输出270处，生成输入电压vin和vip的判定。需要注意的是尽管显示的前置放大器是通过NMOS晶体管实现的，图3中的晶体管也可能通过PMOS晶体管实施，而这取决于前置放大器输入处的电压水平。

在运行时，开关234与264闭合，在第一级中允许vin信号对电容器220-230充电并且允许vip信号对电容器250-260充电，其中开关212被设定为使节点218被耦接至第二参考端点216，开关242被设定为使节点248被耦接至第二端点246，从而对电容器进行充电。输入232与262的值代表与差分模拟输入信号vin与vip关联的捕获差分模拟输入信号。而后开关212与242相继解除耦接，其中通过比较确定输入信号的值。

为了达到带宽的要求，前端开关和缓冲器不能驱动大CDAC，并且出于速度的考虑，需要减小CDAC阵列的电容器的大小。如参考图5所更详细描述的，电容器(从大电容值的电容器220与250到电容值较小的电容器230与260)分别相继被启动或禁止，直到比较器的输入之间没有差值。在放电模式中，开关234与264开路，开关212与242被设置为使得电容器放电。

现在转到图3中，其显示了图2中比较器电路202中的放大器电路与锁存器电路的框图。比较器电路202包括耦接至锁存器电路304的前置放大器302。前置放大器由带有电阻负载的NMOS差分对组成，并且包括PMOS重置开关，用以重置前置放大器输出从而实现过载恢复。更具体地，前置放大器302包括与第一放大器电流通路307的第一晶体管306，以及与第二放大器电流通路309连接的第二晶体管308，它们并联地耦接在高功率参考电压(avcc_h)与经过电流源312耦接至接地电压的节点310之间。晶体管306与308都具有耦接至节点310的源极，以及耦接至对应的电阻314和316的漏极。也就是说，晶体管306的漏极被耦接至电阻314的第一端点，电阻314的第二端点被耦接至节点318以接收高功率参考电压。晶体管308的漏极被耦接至电阻316的第一端点，电阻316的第二端点被耦接至节点318。

回馈噪声是模数转换器的输入与输出之间有限隔离的结果，特别是对于比较器202来说，这是因为输入可能比输出小很多(例如在毫伏特(mV)范围内)，而输出可能与参考电压avcc_l一样高(例如，大约0.9V)。因为比较器在SAR ADC中顺序运行，所以比较器输入的任何扰动都会降低ADC的转换速度，这是由于比较器在下一个循环做出正确判决之前，必须等待输入变稳定。例如，如果输出是900mV，并且1mV回馈噪声需要大约60dB的隔离，那么在比较器的输入处的噪声与输入信号异相的情况下，比较器的小于1mV的输入会变为负电压。因此，由于回馈噪声，比较器的本应是正的输出会被错误地检测为负。此外，在输入阻抗高的情况下，回馈噪声甚至会更严重，这是因为耦接到比较器输入的噪声与源阻抗成正比。因为在SAR DAC中选取高输入阻抗以实现高速，所以比较器202中运用电容器320与322在SAR DAC中提供了显著的优势。

为了消除前置放大器制造的回馈噪声，对于前置放大器302的每个输入端点，都有一个电容器被耦接在与一个放大器电流通路关联的输入端点和与另一个放大器电流关联的输出端点之间。更具体地，第一电容器320被耦接在第一输入端点321(比如晶体管306的栅极)(耦接以接收vip输入信号)与第二输出端点326之间。第二电容器322被耦接在第二输入端点323(比如晶体管308的栅极)(耦接以接收vin输入信号)与第一输出端点324之间。也就是说，被用作电容器320与322的每个晶体管的源极与漏极被耦接在一起形成源极/漏极节点。被用作电容器320的晶体管的源极/漏极节点或栅极中的一个被耦接至晶体管306的栅极，被用作电容器320的晶体管的源极/漏极节点或栅极中的另一个被耦接至第二输出端点326。相似地，被用作电容器322的晶体管的源极/漏极节点或栅极中的一个被耦接至晶体管308的栅极，源极/漏极节点或栅极中的另一个被耦接至第一输出端点324。用作电容器320与322的晶体管可以用大小是输入晶体管306与308的一半的晶体管实现。例如，晶体管306与308可能具有大约3微米(μm)的栅极宽度以及大约16纳米(nm)的栅极长度，而用作电容器320与322的晶体管可以具有大约1.5μm的栅极宽度与大约16nm的栅极长度。每条通路中的电容器有效地增加了另一条通路的电容，从而创造相等的电容以消除漏极变化造成的回馈电流。电容器320与322可以是大约2飞法拉(femtofarad，fF)。

重置开关328在这里被显示为具有耦接以接收重置信号(rst_pre)的栅极的晶体管，它被用于前置放大器302以重置前置放大器的输出节点。重置信号可以是还控制开关234与264的低速时钟信号。第一输出端点324被耦接至锁存器电路304的第一输入332，第二输出端点326被耦接至锁存电路304的第二输入334。差分数字输出信号vop与von在差分输出端点336与338处生成，它们是耦接至SAR电路208的比较器电路202的输出。

同样地，电容器320与322被交叉耦接在前置放大器的输入与输出之间，并起到隔流电容器的作用以减小DC偏置，降低比较器的输入处的噪声，并降低来自定时锁存器的回馈。应当注意，前置放大器中的中和技术比锁存比较器中的更有效，这是因为比较器输入的小信号特性。也就是说，交叉耦接的电容器320与322降低了回馈噪声，因为从输出节点到晶体管306与308的漏极的电流可能相比于前置放大器的输入信号比较大。

现在转到图4，图4是显示图2中的比较器中放大器电路与锁存器电路的更详细框图。在如图4所示的实施例中，锁存器电路304包括具有并联耦接的第一晶体管402与第二晶体管404的定时锁存器(clock latch)。第一晶体管402的栅极被耦接至输出端点326，第二晶体管404的栅极被耦接至输出端点324。交叉耦接的晶体管406与408也被耦接在晶体管402与404的漏极与在输出节点412与413处的第二对交叉耦接的晶体管410与411(对应于锁存器电路304的输出端点338与336)之间。晶体管410与411的漏极在节点414处被耦接至低功率参考电压(avcc_l)。高功率参考电压acvv_h被提供给前置放大器302以保证提供至锁存器电路304的输入的信号足够大以确保锁存器输出的准确性。晶体管402与404的源极在节点418处被耦接至晶体管416，这样晶体管416控制了去往地的电流通路。

图4中的电路还包括一些晶体管，以用于使用重置锁存(rst_latch)信号来重置定时锁存器的节点。重置锁存信号被耦接至N沟道晶体管416的栅极，在重置锁存信号为高时，其打开晶体管416以使输入端点324与326的数据锁存到输出节点413与412。多个PMOS晶体管也提供了锁存器重置节点。具体而言，第一PMOS晶体管419被耦接在晶体管402与404的漏极之间，而晶体管406与408的源极被分别耦接至晶体管420与422的漏极。晶体管424也被耦接在晶体管406与408的漏极之间。晶体管426与428也分别和晶体管410与411并联耦接。这些PMOS晶体管用来确保锁存器的节点能很快恢复到需要的电压。

现在转到图5，图5是显示图2的比较器器电路的输入处信号的波形的时序图。在运行时，图2中电路的电容器(从高电容值到低电容值)有选择地接入或断开，以确定vin与vip信号的值。电容器大小优选地以2为倍数减小(从第一个电容器220到最后一个电容器230，以及从第一个电容器250到最后一个电容器260)，这样施加在比较器输入处的电压使比较器能确定何时vin与vip值之间的差等于0。也就是说，通过有选择地把电容器应用到输入节点，直到得到电容器的正确组合，使电压值收敛，从而使vin与vip值之间的差等于0。具体而言，在t0与t1之间的采样和保持(S&H)阶段，开关234与264闭合，使电容器充电。在时刻t1，开关234与264开路之后，控制线路210与240上生成的用来控制对应的电容器的比特接着有选择地变化，从最高有效比特(比特6)，到最低有效比特(比特0)，以确定使输入信号之间的差为0的与电容器关联的电压，并由此确定模拟输入信号vin与vip的大小。对电容器进行切换以使得比较器的输出处的差收敛为0的一个例子显示在图5中，其中6个电容器可以由7比特输出(使其可以检测到128个电压水平之一)。

因为前置放大器输入处的最小化的电容会导致输入阻抗的增加，如图5中的噪声信号所示，即使有前置放大器的情况下，CDAC对锁存器的回馈噪声仍然很敏感。转换阶段中的回馈噪声表现为动态误差，因此降低了ADC总体的准确性。细线表示的波形代表了传统的电路中会出现的比较器的输出信号噪声。为了最小化误差，实施电容器320与322的中和技术减小了输出信号的噪声。如图5中粗线波形所示，回馈消除技术有效地减少了转换误差，这显著提升了ADC的总体性能。这种技术可以设计更小的CDAC而不会牺牲准确性，从而实现高速、高准确性、低功耗ADC设计。

现在转到图6，图6是显示了一种实现模数电路的方法的流程图。图6中的方法可以通过使用具有第一和第二放大器输入以及第一和第二放大器输出的放大器电路(比如包括前置放大器的放大器电路302)实现，其中在第一放大器输出与第二放大器输出处，生成放大的差分模拟输入信号。放大器电路可以包括耦接在输入与输出之间的电容器，如上文参照图3所述。

具体地，第一电容器(比如电容器320)可以被耦接在与第一放大器电流通路关联的第一放大器输入和与第二放大器电流通路关联的第二放大器输出之间。第一电容器可以包括第三晶体管，后者具有连接到漏极的源极，以形成源极/漏极节点，其中第三晶体管的栅极与源极/漏极节点中的一个被耦接至第一晶体管的栅极，第三晶体管的栅极与源极/漏极节点中的另一个被耦接至第二晶体管的漏极。

第二电容器(比如电容器322)可以被耦接在与第二电流通路关联的第二放大器输入和与第一电流通路关联的第一放大器输出之间。第二电容器可以包括第四晶体管，后者具有连接到漏极的源极，以形成源极/漏极节点，其中第四晶体管的栅极与源极/漏极节点中的一个被耦接至第二晶体管的栅极，第四晶体管的栅极与源极/漏极节点中的另一个被耦接至第一晶体管的漏极。第一电阻负载可以被耦接在参考电压与第一放大器电流通路的第一晶体管之间，其中差分模拟输入信号的第一输入信号被耦接至第一晶体管的栅极。相似地，第二电阻负载可以被耦接在参考电压与第二放大器电流通路的第二晶体管之间，其中差分模拟输入信号的第二输入信号被耦接至第二晶体管的栅极。

根据图6所示的方法，在方框602，在第一放大器输入和第二放大器输入处接收差分模拟输入信号。在方框604，在第一放大器输出和第二放大器输出处生成放大的差分模拟输入信号。在方框606，在耦接至第一放大器输出的第一锁存器输入处以及耦接至第二放大器输出的第二锁存器输入处，锁存数据。在方框608，在第一锁存器输出和第二锁存器输出处，根据放大的差分模拟输入信号来生成差分数字输出信号。

在运行中，电流源从第一晶体管的源极与第二晶体管的源极耦接到接地节点，例如图3所示的电流源312。时钟信号被耦接至定时锁存器的时钟输入，例如图4中所示，从而可以重置锁存器。锁存器可以在电容器220-230以及250-260被充电，接着开关234与264开路后被重置。

现在转到图7，展示了一种在电容式DAC中实施模电转换器电路的方法。也就是说，如上所述，放大器电路可以作为比较器的一部分在电容式DAC中实施。更具体地，在方框702，第一组多个电容器可以被有选择地耦接至放大器电路的第一放大器输入，以向第一放大器输入提供模拟电压。在方框704，第二组多个电容器可以被有选择地耦接至放大器电路的第二放大器输入以向第二放大器输入提供模拟电压。如上所述，在电容器在采样和保持阶段被充电后，电容器根据比控制开关234与264的时钟更快的时钟以及使比较器输入间的差值收敛到0的重置信号，有选择地切换。在方框706，逐次逼近寄存器电路的第一输入可以被耦接至第一锁存器输出，逐次逼近寄存器电路的第二输入可以被耦接至第二锁存器输出，其中在方框708，在逐次逼近寄存器电路的输出处，生成表示输入信号的电压水平的输出值。尽管图6与图7中的方法可以使用图1-4中所描述的电路实施，其它合适的电路也可以用来实施这些方法。

因此可以理解，以上描述了新的实施模数转换器电路的电路与方法。本领域技术人员可以理解存在许多实现公开的实用新型的替代或等价。因此，本实用新型不应被上述实施例限制，它只应被权利要求书限制。