输出电路的利记博彩app

本发明是有关于一种用于积体半导体电路装置的输出缓冲电路，且特别是有关于一种当装置被关闭电源时避免电流回流的输出缓冲电路。

背景技术：

输出缓冲电路通常是实现于半导体积电路中，例如是存储器电路与逻辑电路，以将讯号传送与放大至另一装置的输入缓冲电路。此处使用的芯片也可称为半导体集成电路。芯片可共享外部I/O总线，经由此I/O总线芯片可透过耦接至I/O总线的对应输入及输出缓冲电路而相互通讯。

图1绘示传统系统100的方块图，其中芯片A 102与芯片B 104共享外部I/O总线。芯片A 102与芯片B 104分别包含输出缓冲电路106与108，及分别包含输入缓冲电路110与112。芯片A 102的输出缓冲电路106包含pMOS晶体管114与nMOS晶体管116。pMOS晶体管114包含拉升(Pull-Up，PU)栅极118、漏极120、源极122与阱极123。阱极123被耦接至源极122，源极122接收电压VDD。nMOS晶体管116包含拉低(Pull-Down，PD)栅极124、漏极126及源极128。nMOS晶体管116的漏极126被耦接至pMOS晶体管114的源极120。芯片A 102的输入缓冲电路110包含pMOS晶体管130及nMOS晶体管132。pMOS晶体管130包含栅极134、漏极136、源极138与阱极139。阱极139被耦接至源极138，源极138被耦接以接收电压VDD。nMOS晶体管132包含栅极140、漏极142及源极148。nMOS晶体管132的漏极142被耦接至pMOS晶体管130的漏极136。

芯片B 104的输出缓冲电路108包含pMOS晶体管150及nMOS晶体管152。pMOS晶体管包含PU栅极154、漏极156、源极158及阱极159。阱极159被耦接至源极158，源极158接收电压VDD。nMOS晶体管152包含PD栅极160、漏极162及源极164，源极164被耦接至pMOS晶体 管150的漏极156。芯片B 104的输入缓冲电路112包含pMOS晶体管166与nMOS晶体管168。pMOS晶体管166包含极栅170、漏极172、源极174及阱极175。阱极175被耦接至源极174，源极174接收电压VDD。nMOS晶体管168包含栅极176、漏极178及源极180。nMOS晶体管168的漏极178被耦接至pMOS晶体管166的漏极172。

外部I/O总线182耦接芯片A 102与芯片B 104。以芯片A 102而言，外部I/O总线182被耦接至pMOS晶体管114的漏极120、nMOS晶体管116的漏极126、pMOS晶体管130的栅极134与nMOS晶体管132的栅极140。以芯片B 104而言，外部I/O总线182被耦接至pMOS晶体管150的漏极156、nMOS晶体管152的漏极162、pMOS晶体管166的栅极170与nMOS晶体管168的栅极176。通过耦接外部I/O总线182于芯片A 102与芯片B 104之间，来自芯片A 102的数据讯号可传送至芯片B 104。更详细地，芯片A 102的输出缓冲电路106经由I/O总线182传送数据讯号至芯片B 104的输入缓冲电路112。相仿地，数据讯号可从芯片B 104传送至芯片A 102。

技术实现要素：

根据本发明的第一方面，提出一种输出电路，包括：一输出开关，包含一栅极、一漏极及一阱极，该输出开关的该漏极耦接至一外部I/O总线；一阱控制电路，具有一阱极耦接至该输出开关的该阱极，以维持该输出开关的一阱电压不低于一第一电压及一第二电压的较大者；及一栅控制电路，耦接至该输出开关的该栅极及该漏极，并耦接至该外部I/O总线，该栅控制电路被操作以截止该输出开关，以避免在以下情况时有电流从外部I/O总线流过该输出开关：该输出电路的一操作电压不被施加至该输出开关；及来自一外部装置的一总线电压是出现在该外部I/O总线上。

根据本发明的第二方面，提出一种输出电路，包括：一输出开关，于启动时操作以供应一数据讯号至一外部I/O总线，该输出开关包含一栅极、一漏极及一阱极；一阱控制电路，具有一阱极耦接至该输出开关的该阱极，以维持该输出开关的一阱电压不低于一第一电压及一第二电压的较大者，其中该第一电压是该输出电路的一操作电压减去D1；该第二电压是该外 部I/O总线的总线电压减去D2；及D1及D2各为正数值或零；一输入开关，耦接至该输出开关的该栅极；一栅极控制电路，耦接至该输出开关的该栅极及该漏极、该外部I/O总线及该输入开关；一偏压产生器，耦接至该输入开关的一栅极，以维持一偏压大于该输出电路的该操作电压及该输入开关的一阈值电压之和；以及一电压放电电路，耦接至该偏压产生器、该阱控制电路及该输入开关的该栅极，以在该输出电路的该操作电压降低时，对该偏压产生器所产生的该偏压进行放电。

根据本发明的第三方面，提出一种输出电路，包括：一输出开关，于启动时操作以供应一数据讯号至一外部I/O总线，该输出开关包含一栅极、一源/漏极及一阱极；一阱控制电路，具有一阱极耦接至该输出开关的该阱极，以维持该输出开关的一阱电压不低于一第一电压及一第二电压的较大者，其中该第一电压是该输出电路的一操作电压减去D1；该第二电压是该外部I/O总线的总线电压减去D2；及D1及D2各为正数值或零；一输入开关，耦接于该输出开关的该源/漏极与该外部I/O总线之间，并操作以从该I/O总线与该输出开关断开(disconnect)；一偏压产生器，耦接至该输入开关的一栅极，以维持一偏压大于该输出电路的该操作电压及该输入开关的一阈值电压之和；以及一电压放电电路，耦接至该偏压产生器、该阱控制电路及该输入开关的该栅极，以在该输出电路的该操作电压降低时，对该偏压产生器所产生的该偏压进行放电。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

所附图式合并参照为说明书的一部分，并绘示依据本发明的实施例，而与说明内容共享于说明本发明的原理。

图1绘示多个芯片共享一共同外部I/O总线的传统系统的方块图。

图2A绘示依照本发明范例性实施例的输出缓冲电路的架构示意图。

图2B绘示依照本发明范例性实施例的以VIO模式实现的输出缓冲电路的另一架构示意图。

图3绘示第一实施例的范例性电路图。

图4A-图4C绘示依照本发明范例性实施例的阱控制元件的电路图。

图5A-图5B绘示依照本发明范例性实施例的阱控制元件的另一架构示意图。

图6绘示依照本发明范例性实施例的架构的电路图。

图7绘示依照本发明范例性实施例的架构的电路图。

【符号说明】

100：系统

102：芯片A

104：芯片B

106、108、200、300、600、700：输出缓冲电路

110、112：输入缓冲电路

114、130、150、166、202、302、320、322、402、439、440、602、608、620、640、702、730：pMOS晶体管

116、132、152、168、318、404、422、424、606、638、706、728：nMOS晶体管

118、124、134、140、154、160、170、176、208、308、319、324、332、406、414、426、432、442、450、614、624、630、642、648、712、720、732、738：栅极

120、126、136、142、156、162、172、178、210、310、321、326、334、408、416、428、434、444、452、616、626、632、644、650、714、722、734、740：漏极

122、128、138、148、158、164、174、180、212、312、323、328、336、410、418、430、436、446、454、618、628、634、646、652、716、724、736、742：源极

123、139、159、175、214、313、330、338、412、420、438、448、456、636、654、718、744：阱极

182、215、622、726：外部I/O总线

204、304：栅控制电路

206、306、400A、400B、400C、500A、500B、500C、604、704：阱控制电路

216：电平移位电路

225：内部电路

610、708：偏压产生器

612、710：电压放电电路

Vout、VDD、VIO：电压

Data：数据讯号

具体实施方式

将参照本发明实施例作详细说明，此些实施范例将配合图式作说明。以下描述将参照所附图式，图式中相同或相仿的元件除了另予定义外，是代表相同或相仿的元件。以下范例性实施例的描述中所呈现的实作并不代表本发明所有实作，而仅代表依照所附权利要求范围的本发明的相关方面而实现的系统与方法范例。

在范例性实施例中，提供一种输出缓冲电路，包含输出开关、栅控制电路及阱控制电路。输出缓冲电路是经由输出开关耦接至外部I/O总线。

更详细地，在范例性实施例中，在电路操作电压未施加至该输出开关时，输出缓冲电路避免电流从外部I/O总线流过该输出开关。输出缓冲电路是使得来自外部I/O总线的总线电压耦接至阱控制电路与栅控制电路。

图2A绘示依照本发明范例性实施例的输出缓冲电路200的架构示意图。输出缓冲电路200包含输出开关例如是pMOS晶体管202、栅控制电路204及阱控制电路206。栅控制电路204被耦接至内部电路225以接收数据。pMOS晶体管202包含栅极208、漏极210、源极212及阱极214。漏极210被耦接至栅控制电路204。漏极210是更耦接至外部I/O总线215。I/O总线215具有总线电压。源极212接收电路操作电压VDD(亦即，内部电压225与输出缓冲电路200的操作电压)。pMOS晶体管202的栅极208被耦接至栅控制电路204。阱控制电路206被耦接至pMOS晶体管202的阱极214。

图2B绘示依照本发明范例性实施例的输出缓冲电路220的另一架构示意图。输出缓冲电路220的元件是相同于输出缓冲电路200的元件并标示相同的参考数字，元件说明不再重述。输出缓冲电路220的源极212接 收电压VIO。电压VIO是输出缓冲电路220的操作电压。电压VIO可不同于内部电路操作电压VDD。源极212被耦接至栅控制电路204及电平移位电路216。电平移位电路216接收电平为内部电路操作电压VDD的一数据讯号，并将电平从VDD改变至VIO，故VIO提供此数据讯号至外部I/O总线215。以依方式，内部电路操作电压VDD是与输出缓冲操作电压VIO隔离。在一实施例中，电平移位电路216降低数据讯号的电压，藉以在VDD＞VIO时降低外部I/O总线215的耗能。

有关图3-图7所述的实施例电路具有相仿于图2A的输出缓冲电路的架构，其中只有内部电路操作电压VDD被提供至输出缓冲电路200的pMOS晶体管202、栅控制电路204及阱控制电路206。然而，具有通常知识者应知有关图3-图7所述的实施例电路具有相仿于图2B的架构，具中内部电路操作电压VDD是首先由电平移位电路216移位而成为VIO，而VIO(非VDD)被提供至输出缓冲电路220的pMOS晶体管202、栅控制电路204及阱控制电路206。当有关图3-图7所述的实施例电路具有相仿于图2B的架构时，在装置被关闭电源时(亦即电路关闭模式)，VDD与VIO亦为关闭。

外部I/O总线215的驱动来源是动态地改变。有时外部I/O总线215是由pMOS晶体管202的输出所驱动。有时外部I/O总线215是由其他耦接至外部I/O总线215的芯片的输出所驱动。有时外部I/O总线215并不被驱动，亦即外部I/O总线215是浮接。不论外部I/O总线215的驱动来源为何，总是会有一个有限电压电平的电压在外部I/O总线215上，例如是零电压。因此，出现在外部I/O总线215上的电压是被称为”总线电压”。

再次参照图2A，在芯片电源关闭时，输出缓冲电路200是避免电流从外部I/O总线215回流至芯片内。pMOS晶体管202的漏极210被耦接至外部I/O总线215，以提供外部I/O总线215的总线电压至pMOS晶体管202的漏极210。外部I/O总线215是更耦接至栅控制电路204。栅控制电路204对应于外部I/O总线215的总线电压而操作。栅控制电路204的范例性架构是如下说明。耦接至pMOS晶体管202的阱极214的阱控制电路206，是维持阱极214上的电压而不低于一第一电压及一第二电压的较大者，以避免pMOS晶体管202中的漏电流。第一电压是内部电路操作电 压VDD减去D1，其中D1为正数值或零。第二电压是外部I/O总线215的总线电压减去D2，D2各为正数值或零。D1及D2可相等或不同。在此架构中，pMOS晶体管202在芯片电源关闭时(VDD＝0)及芯片被开启电源(VDD＝1.8V)时可被完全截止。因此，截止pMOS晶体管202及维持阱电压可避免电流回流。

请参照图2B，输出缓冲电路220被配置以在芯片电源关闭时避免电流从外部I/O总线215回流至芯片内，并配置以转换芯片的电路操作电压VDD为外部I/O总线215的电压。pMOS晶体管202的漏极210被耦接至外部I/O总线215，以提供外部I/O总线215的总线电压至pMOS晶体管202的漏极210。外部I/O总线215被耦接至栅控制电路204。栅控制电路204对应于外部I/O总线215的总线电压而操作。耦接至pMOS晶体管202的阱极214的阱控制电路206，是维持阱极214上的电压而不低于一第二电压及一第三电压的较大者，以避免pMOS晶体管202中的漏电流。第二电压是外部I/O总线215的总线电压减去D2，D2各为正数值或零。第三电压是输出缓冲电路220的操作电压VIO减去D3，其中D3为正数值或零。D2及D3可相等或不同。再者，输出缓冲电路220的电平移位电路216降低数据讯号VDD的电压至VIO的I/O电压，藉以降低外部I/O总线215的电压。依此方式，输出缓冲电路220在芯片被关闭电源模式中避免外部I/O总线215的电流回流，并在开启电源模式中隔离内部电路操作电压VDD与输出缓冲操作电压VIO。

图3绘示前述实施例的输出缓冲电路300的范例性电路图。输出缓冲电路300是输出缓冲电路200的范例性实作。请参照图3，输出缓冲电路300包含输出开关(例如是pMOS晶体管MP 302)、栅控制电路304及阱控制电路306，分别对应至输出缓冲电路200(图2A)的pMOS晶体管202、栅控制电路204及阱控制电路206。pMOS晶体管MP 302包含拉升(Pull-Up，PU)栅极308、漏极310、源极312及阱极313。漏极310被耦接至外部I/O总线314，外部I/O总线314具有总线电压Vout。pMOS晶体管MP 302的PU栅极308、漏极310、源极312及阱极313分别对应至pMOS晶体管202(图2A)的栅极208、漏极210、源极212及阱极214。源极312被耦接以接收VDD。栅控制电路304耦接至pMOS晶体管302的PU栅极308。 栅控制电路304包含输入开关以避免电流回流至芯片内，例如是耦接至pMOS晶体管MP 302的PU栅极308的nMOS晶体管MN1 318、第一pMOS晶体管MP1 320及第二pMOS晶体管MP2 322。nMOS晶体管MN1 318包含栅极319、漏极321及源极323。栅极319被耦接以接收VDD。漏极321被耦接以接收数据讯号0或1。第一pMOS晶体管MP1 320包含栅极324、漏极326、源极328及阱极330。栅极324被耦接以接收总线电压Vout。漏极326被耦接至pMOS晶体管MP 302的PU栅极308与nMOS晶体管MN1 318的源极323。第一pMOS晶体管MP1 320的源极328被耦接以接收电压VDD。第二pMOS晶体管322包含栅极332、漏极334、源极336及阱极338。栅极332被耦接以接收VDD。漏极334被耦接至pMOS晶体管MP 302的PU栅极308、第一pMOS晶体管MP1 320的漏极326及nMOS晶体管MN1 318的源极323。第二pMOS晶体管MP2 322的源极336被耦接以接收总线电压Vout。第一pMOS晶体管MP1 320及第二pMOS晶体管MP2 322的阱极330与338耦接在一起。阱控制电路306被耦接至pMOS晶体管MP 302的阱极313。第一pMOS晶体管MP1及第二pMOS晶体管MP2的阱极330及338也耦接至阱控制电路306。在一些实施例中，pMOS晶体管302的阱极313、第一pMOS晶体管MP1 320及第二pMOS晶体管MP2 322的阱极330与338，分别可耦接至不同的阱控制电路。阱控制电路306的范例性架构如下所述。

如图2A及图2B所示，阱控制电路206被耦接以控制pMOS晶体管202的阱极214的电压。在图3中，阱控制电路被耦接以分别控制pMOS晶体管302、320、322的阱极313、330及338的电压。图4A-图4C绘示依照本发明范例性实施例的阱控制电路400A-400C的电路图。在图4A-图4C中，各范例性阱控制电路被配置以控制阱极电压，以使阱控制电路所耦接的pMOS晶体管可在适当时机被有效截止。为了有效截止各个pMOS晶体管，当pMOS晶体管的栅极接收电压VDD时，阱电压应不小于漏极及源极上的电压的最大值。若阱电压小于漏极及源极上的电压的最大值，pMOS晶体管可能产生漏电流。

参照图4A，阱控制电路400A包含串联耦接的第一pMOS晶体管402及第二pMOS晶体管404。第一pMOS晶体管402包含栅极406、漏极408、 源极410及阱极412。第二pMOS晶体管404包含栅极414、漏极416、源极418及阱极420。第一pMOS晶体管402的栅极406被耦接以接收总线电压Vout。第一pMOS晶体管402的漏极408被耦接至第二pMOS晶体管404的漏极416。源极410被耦接以接收VDD。第一pMOS晶体管402的阱极412被耦接至第二pMOS晶体管404阱极420，并耦接至漏极408与416。第二pMOS晶体管404的栅极414被耦接以接收VDD，而源极418被耦接以接收Vout。

为了方便说明，当VDD为高时，VDD被提供为电路操作电压(如1.8V或3.0V)。当VDD为低时，VDD被提供为0V。相仿地，当Vout为高时，Vout被提供为VDD或VIO，分别代表电路操作电压或如由电平移位电路216所提供的降低后的电压。当Vout为低时，Vout被提供为0V。

在阱控制电路400A的操作期间，当VDD及Vout为高时，阱极412及420上的电压为VDD-Vdiode，其中Vdiode为各pMOS晶体管402、404的源极与漏极中所形成的PN结的导通电压。当Vout为低而VDD为高时，阱极412与420上的电压为VDD。当Vout为高而VDD为低时，阱极412与420上的电压为Vout。当Vout与VDD皆为低时，阱极412与420上的电压为浮接地，此电压相对于低的Vout与低的VDD而言是高的。以此架构，当VDD≠Vout，阱控制电路所耦接的pMOS晶体管(如pMOS晶体管202、302、320、322)并不会出现漏电流，故可完全截止。当VDD＝Vout时，阱电压为VDD-Vdiode，此电压足以抑制漏电流。

请参照图4B，阱控制电路400B包含串联耦接的第一nMOS晶体管422与第二nMOS晶体管424。第一nMOS晶体管422包含栅极426、漏极428与源极430。第二nMOS晶体管424包含栅极432、漏极434与源极436。栅极426与432是分别耦接至漏极428与434。源极430与436被耦接在一起并耦接至阱极438。第一nMOS晶体管422的漏极428被耦接以接收VDD，第二nMOS晶体管424的漏极434被耦接以接收Vout。

在阱控制电路400B的操作期间，当VDD及Vout为高时，阱极438上的电压等于以下两电压的最大者：VDD减去第一nMOS晶体管422的阈值电压Vt422(即VDD-Vt422)及VDD减去第二nMOS晶体管424的阈值电压Vt424(即VDD-Vt424)。跨在第一nMOS晶体管422或第二nMOS 晶体管424的电压降Vtn产生在电流流过第一nMOS晶体管422或第二nMOS晶体管424之时，并导致阱电压VDD-Vtn。当Vout为低而VDD为高时，源极430与436上的电压为VDD-Vt422。当Vout为高而VDD为低时，源极430与436上的电压为VDD-Vt424。当Vout与VDD皆为低时，源极430与436上的电压为浮接地，此电压高于低的Vout与低的VDD。以此架构，当VDD＝Vout，阱控制电路所耦接的pMOS晶体管(如pMOS晶体管202、302、320、322)并不会出现漏电流，故可完全截止。当VDD≠Vout时，阱电压为VDD-Vtn，此电压足以抑制漏电流。

请参照图4C，阱控制电路400C包含串联耦接的第一pMOS晶体管439与第二pMOS晶体管440。第一pMOS晶体管439包含栅极442、漏极444、源极446与阱极448。第二pMOS晶体管440包含栅极450、漏极452、源极454与阱极456。第一pMOS晶体管439的漏极444被耦接至第二pMOS晶体管440的漏极452。第一pMOS晶体管439及第二pMOS晶体管440的栅极442与450耦接至彼此、耦接至漏极444与452与耦接至阱极448与456。第一pMOS晶体管439的源极446被耦接以接收VDD，第二pMOS晶体管440的源极454被耦接以接收Vout。

在阱控制电路400C的操作期间，当VDD及Vout为高时，漏极428与434上的电压是VDD-Vtp或VDD-Vdiode的较高者。在电流流过第一pMOS晶体管439或第二pMOS晶体管440之时，阱电压为VDD-Vtp，且产生相等于第一pMOS晶体管439与第二pMOS晶体管440的电压降Vtp。当Vout为低而VDD为高时，漏极444与454上的电压为VDD-Vtp或VDD-Vdiode的较高者。当Vout为高而VDD为低时，源极444与454上的电压为VDD-Vtp或VDD-Vdioe的较高者。当Vout与VDD皆为低时，源极444与454上的电压为浮接地，此电压相对于低的Vout与低的VDD而言是高的。以此架构，当VDD＝Vout，阱控制电路所耦接的pMOS晶体管(如pMOS晶体管202、302、320、322)并不会出现漏电流，故可完全截止。当VDD≠Vout时，阱电压为VDD-Vtp或VDD-Vdiode，此电压足以抑制漏电流。

图5A-图5B绘示依照本发明范例性实施例的阱控制电路206或306的多个替代架构示意图。图5A及图5B绘示多个平行组合的阱控制电路 400A、400B及400C。平行配置此些阱控制电路400A、400B及400C(图4A-图4C)允许在VDD＝Vout及VDD≠Vout时控制阱电压。图5A标阱控制电路500A，通过平行耦接阱控制电路400A及400B而被形成。第一nMOS晶体管422的漏极428被耦接至第一pMOS晶体管402的源极410。第二nMOS晶体管424的漏极434被耦接至第二pMOS晶体管524的源极418。第一nMOS晶体管422的源极430被耦接至第二nMOS晶体管424的源极436，源极436耦接至第一pMOS晶体管402的漏极408及阱极412与第二pMOS晶体管404的漏极416及阱极420。

图5B绘示阱控制电路500B通过并联耦接的阱控制电路400A、400B与400C而形成。第一nMOS晶体管422的漏极428被耦接至第一pMOS晶体管402的源极410。第二nMOS晶体管424的漏极434被耦接至第二pMOS晶体管404的源极418。第一nMOS晶体管422的源极430被耦接至第二nMOS晶体管424的源极436，源极436耦接至第一pMOS晶体管402的漏极408及阱极412与第二pMOS晶体管404的漏极416与阱极420。第一pMOS晶体管439的栅极422与第二pMOS晶体管440的栅极450被分别耦接至第一pMOS晶体管439及第二pMOS晶体管440的阱极448与456及漏极444与452，第一nMOS晶体管422的源极430及第二nMOS晶体管424的源极436被耦接至第一pMOS晶体管402及第二pMOS晶体管404的漏极408与416及阱极412与420。第一pMOS晶体管439的源极446被耦接至第一nMOS晶体管422的漏极428及第一pMOS晶体管402的源极410。第二pMOS晶体管402的源极454被耦接至第二nMOS晶体管424的漏极434及第二pMOS晶体管404的源极418。

请再次参照图3，在范例性实施例中，输出缓冲电路300是配置以在芯片电源关闭时避免电流流回芯片内。输出缓冲电路300的多种不同操作例子是于下考虑。在第一例子中，电路操作电压VDD是1.8V，数据讯号(Data)是1.8V，I/O总线314上的电压Vout是1.8V。在此例子中，当外部I/O总线314上的总线电压Vout是1.8V时，阱控制电路306维持1.8V的电压在pMOS晶体管MP 302的阱极313与栅控制电路304的第一pMOS晶体管MP1 320及第二pMOS晶体管MP2 322各别的阱极330与338。第一pMOS晶体管MP1 320及第二pMOS晶体管MP2 322是皆截止，使得 分别提供在源极328与336上的VDD与Vout皆无法分别施加至漏极326与334。因此，在源极328与336上的VDD与Vout皆无法施加至PU栅极308。反之，栅极PU 308接收数据讯号VDD减去nMOS晶体管MN1 318的阈值电压Vtn，VDD-Vtn。由于VDD-Vtn是小于电路操作电压VDD与Vout的较大者，故pMOS晶体管MP 302可能有漏电流。然而，此漏电流随着时间终止。如此，pMOS晶体管MP 302会被截止。

在第二例子中，电路操作电压VDD为1.8V，数据讯号(Data)是1.8V，I/O总线314上的电压Vout是0V。在此例子中，当外部I/O总线314上的总线电压Vout是0V时，第一pMOS晶体管MP1 320因栅极324上的电压为0V而导通，使得PU栅极308接收来自第一pMOS晶体管MP1 320的源极328的电压VDD。第二pMOS晶体管MP2 322是截止，使得在源极336上的Vout无法送至源极334，故不会被pMOS晶体管MP 302的PU栅极308所接收。因此，在通过nMOS晶体管MN1 318后，数据讯号VDD的电压值会减少nMOS晶体管318的阈值电压Vtn，而成为VDD-Vtn，然而会接着被充电至VDD，因为VDD是从第一pMOS晶体管MP1 320的源极328而被接收。当pMOS晶体管302的PU栅极308接收VDD时，pMOS晶体管302是截止。

在第三例子中，电路操作电压VDD为1.8V，数据讯号(Data)是0V，I/O总线314上的电压Vout是从0V增加至1.8V。在此例子中，当I/O总线314上的电压是0V时，施加在pMOS晶体管MP 302的PU栅极308上的电压为0V。第二pMOS晶体管MP2 322是被截止。第一pMOS晶体管MP1 320初始在Vout等于0V时是被导通。如此，第一pMOS晶体管MP1 320的源极328上的电压VDD与nMOS晶体管MN1 318接收的数据讯号的0V，是「冲突」。然而，相较nMOS晶体管MN1 318，pMOS晶体管MP1 320的尺寸较小且具有较小的驱动电流，确保PU栅极308所接收的电压为来自nMOS晶体管MN1 318的数据讯号0V。在Vout增加至1.8V后，第一pMOS晶体管MP1 320截止，而0V的电压是由PU栅极308接收，从而导通pMOS晶体管MP 302。pMOS晶体管MP 302的源极312上的VDD接着被施加至外部I/O总线314。

因此，在图3的范例性实施例中，当VDD为1.8V而数据讯号为1.8V 时，pMOS晶体管MP 302是截止。当VDD为1.8V而数据讯号为0V时，pMOS晶体管MP 302是导通。如此，当芯片启动时(VDD为1.8V)，高的数据讯号截止pMOS晶体管MP 302，而避免电流回流。阱控制电路306维持能抑制漏电流的阱控制，并允许截止此些pMOS晶体管。

在第四例子中，电路操作电压VDD是0V，I/O总线314上的电压Vout是1.8V。在此例子中，当总线电压Vout是1.8V时，阱极313接收来自阱控制电路306的Vout的1.8V。栅控制电路304的第一及第二pMOS晶体管320与322各自的阱极330与338也接收Vout的1.8V。第一pMOS晶体管320MP1是截止，因其栅极324接收Vout的1.8V。第二pMOS晶体管322MP2是导通，因其栅极332接收0V的VDD，第二pMOS晶体管322MP2大于MP1而提供较高的驱动力，例如MP1具有比MP2大的宽/长比。因此，来自pMOS晶体管322的源极336的Vout的1.8V被施加至pMOS晶体管MP 302的PU栅极308。PU栅极308上的Vout的1.8V使得pMOS晶体管MP 302截止，故避免电流从外部I/O总线314流入输出缓冲电路300。

在第五例子中，电路操作电压VDD为0V，I/O总线314上的电压Vout是0V。在此例子中，当总线电压是0V时，VDD等于0V。施加Vout的0V至第一pMOS晶体管MP1 320的栅极324及VDD的0V至第二pMOS晶体管MP2 322的栅极332，而导通两晶体管。第二pMOS晶体管MP2 322是足够大而允许PU栅极308上的电压可随(track)Vout而变化。PU栅极308接收来自源极328的VDD及来自源极336的Vout。在此例中，pMOS晶体管MP 302的PU栅极308、漏极310及源极312是处在0V。阱极313是浮接地而高于0V。因此，pMOS晶体管MP 302是截止，而避免在pMOS晶体管MP 302中有漏电流流动。再者，nMOS晶体管MN1 318避免在芯片电源关闭时的电流回流，因为nMOS晶体管MN1 318将在VDD为低时被截止。

因此，在图3的范例性实施例中，当VDD是0V而Vout是1.8V时，pMOS晶体管MP 302是截止。相仿地，当VDD是0V而Vout是0V时，pMOS晶体管MP 302是截止。以此方式，当芯片电源关闭时，阱控制电路306维持阱电压以抑制漏电流，并允许截止此些pMOS晶体管。

在一范例性实施例中，图6所示，输出缓冲电路600是配置以允许数据讯号Data送达输出开关602且没有电压降。参照图6，输出缓冲电路600包含输出开关例如是pMOS晶体管MP 602、阱控制电路604及输入开关例如是nMOS晶体管MN1 606、栅控制电路例如是pMOS晶体管MP2 608、偏压产生器610及电压放电电路612。pMOS晶体管MP 602包含PU栅极614、漏极616、源极618及阱极620。pMOS晶体管MP 602的漏极616耦接至外部I/O总线622。源极618耦接至电路操作电压VDD。阱控制电路604耦接至pMOS晶体管MP 602的阱极620。阱控制电路604可如图4A-图4C及图5A及图5B所述的任一方式而被配置。

nMOS晶体管MN1 606被耦接至pMOS晶体管MP 602的PU栅极614。nMOS晶体管MN1 606包含栅极624、漏极626及源极628。pMOS晶体管MP2 608包含栅极630、漏极632、源极634及阱极636。pMOS晶体管MP2 608的漏极632被耦接至pMOS晶体管MP 602的PU栅极614，并耦接至nMOS晶体管MNI 606的源极628。源极634被耦接以接收Vout。pMOS晶体管MP2 608的阱极636被耦接至阱控制电路604。在一些实施例中，pMOS晶体管MP2 608的阱极636及pMOS晶体管602的阱极620被耦接至不同的阱控制电路。

电压放电电路612包含串联耦接的nMOS晶体管638与pMOS晶体管640。nMOS晶体管638包含栅极642、漏极644及源极646。栅极642耦接至外部I/O总线622并接收Vout。pMOS晶体管640包含栅极648、漏极650、源极652及阱极654。栅极648及漏极650被耦接以接收电路操作电压VDD。电压放电电路612被耦接至偏压产生器610及nMOS晶体管MN1 606的栅极624。pMOS晶体管MP 602的阱极620、pMOS晶体管MP2 608的阱极636及pMOS晶体管640的阱极654被耦接至阱控制电路604。在一些实施例中，pMOS晶体管MP 602的阱极620、pMOS晶体管MP2 608的阱极636及pMOS晶体管640的阱极654被耦接至不同的控制电路。

在范例性实施例中，输出缓冲电路600(图6)避免在芯片电源关闭时电流回流至芯片之中。请参照图6，当芯片电源关闭时，VDD为0V。当外部I/O总线622上的总线电压Vout为1.8V时，Vout被施加至pMOS晶体 管602的漏极616，并耦接至pMOS晶体管MP2 608的源极634。在pMOS晶体管MP2 608的栅极上的VDD是0V，使得pMOS晶体管MP2 608导通，而源极634上的Vout被施加至pMOS晶体管602的PU栅极614。施加至PU栅极614的Vout截止pMOS晶体管MP 602。因此，来自外部I/O总线622的电流不会流入外部缓冲电路。相仿地，当外部I/O总线622上的总线电压Vout是低(例如0V)而芯片电源关闭时，VDD等于0V。施加VDD的0V至栅极630而导通pMOS晶体管MP2 608，使得pMOS晶体管MP2 608的源极634上的电压被施加在pMOS晶体管MP 602的PU栅极614上。在此例中，pMOS晶体管MP 602的栅极614、漏极616及源极618上的电压是等于0V。阱极620是浮接地。由于阱极620(浮接地)上的电压是从阱控制电路604而接收，并高于漏极616与源极618上的电压，故而避免漏电流流经pMOS晶体管602。因此，电流不会从外部I/O总线622流入输出缓冲电路600。再者，在VDD为0V时，nMOS晶体管MN1 606是被截止，故nMOS晶体管MN1 606避免在芯片电源关闭时有电流流回至芯片中。另一方面，当VDD为1.8V时，偏压产生器610供应的偏压Vbias大于VDD及nMOS晶体管606的阈值电压Vtn之和。这允许全幅数据讯号(VDD)通过nMOS晶体管而不会有电压降。电压放电电路612包含串联耦接的nMOS晶体管638及pMOS晶体管640以在偏压产生器610因芯片被关闭电源而出现电压降时，对电压进行放电。

在一范例性实施例中，如图7所示，输出缓冲电路700是被配置以避免来自外部I/O总线的电流流入芯片中。请参照图7，输出缓冲电路700包含输出开关例如是pMOS晶体管MP 702、阱控制电路704、输入开关例如是nMOS晶体管MN2 706、偏压产生器708及电压放电电路710。pMOS晶体管MP 702包含PU栅极712、漏极714、源极716及阱极718。源极716耦接以接收电路操作电压VDD。阱控制电路704耦接至阱极718。阱控制电路704可如图4A-图4C及图5A及图5B所述的任一方式而被配置。nMOS晶体管MN2 706包含栅极720、漏极722及源极724。nMOS晶体管MN2 706被耦接于pMOS晶体管MP 702的漏极714及外部I/O总线726之间。偏压产生器708被耦接至nMOS晶体管MN2 706的栅极720。电压放电电路710包含串联耦接的nMOS晶体管728及pMOS晶体管730。 nMOS晶体管728包含栅极732、漏极734及源极736。栅极732耦接至外部I/O总线726。pMOS晶体管730包含栅极738、漏极740、源极742及阱极744。栅极738及源极742接收VDD。pMOS晶体管730的阱极744及pMOS晶体管702的阱极718被耦接至阱控制电路704。阱控制电路704可如图4A-图4C及图5A及图5B所述的任一方式而被配置。电压放电电路710被耦接至偏压产生器708及nMOS晶体管706的栅极720。

在一范例性实施例中，输出缓冲电路700是被配置以避免在芯片电源关闭时有电流流入芯片中。请参照图7，当芯片电源关闭时，VDD是0V。阱控制电路704避免此些nMOS晶体管中的漏电流，并允许截止pMOS晶体管702、730。当外部I/O总线726上的总线电压Vout是1.8V时，总线电压Vout被施加至nMOS晶体管MN2 706的源极724。当芯片电源关闭时，偏压产生器708是被截止。因此，nMOS晶体管MN2 706的栅极720上的电压是0V，故nMOS晶体管706MN2是截止。因此，来自外部I/O总线726的电流不会流入输出缓冲电路。当外部I/O总线726上的电压是0V而芯片电源关闭时，nMOS晶体管MN2 706是被截止。因此，电流不会从外部I/O总线726流入输出缓冲电路700。当芯片被开启电源(VDD是1.8V)，偏压产生器708供应的偏压Vbias大于VDD及nMOS晶体管706的闽值电压Vtn之和。这允许来自外部I/O总线726的全幅电压通过nMOS晶体管MN2 706而不会有电压降。电压放电电路710包含串联耦接的nMOS晶体管728及pMOS晶体管730以在偏压产生器708因芯片被关闭电源而出现电压降时，对电压进行放电。

本发明实施例对于具有通常知识者而言，在参照此处所揭露的本发明实作内容，当可思及其他实施例。此应用旨在涵盖任何有关一般原则而对本发明所作的变异、使用及适应，并包含背离本发明却于已知技艺中为已知或惯用的实例。说明书及范例仅用于范例性的说明，本发明的保护范围当视随附的权利要求范围所界定的为准。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。