一种流水线结构模数转换器的前端电路及其时序控制方法与流程

本发明一般涉及模数转换器（ADC）的前端电路，特别是涉及使用一种流水线结构模数转换器的前端电路及其时序控制方法。

背景技术：
新一代电子系统的发展，对作为模拟和数字接口的模数转换器（ADC）提出了更高的要求，要求其具有高转换性能的同时，具备较低的功耗指标。流水线结构可以在速度、精度、面积和功耗之间取得较好的权衡，是一种广泛用于高性能ADC设计的结构。流水线ADC通常由一个输入采样保持放大器(SHA)和多级流水线转换级(pipelinestage)级联而成，其中，采样保持放大器和第一级流水线转换级，作为前端电路，处在模拟信号处理的最前端，其精度要求最为严格，所需要的功耗也最大，通常，要占到整个ADC功耗的一半以上。因此，改进流水线ADC的前端电路的设计，优化其功耗，对于降低整个ADC的功耗具有决定性的作用。现有的技术文献"A14-b100-MS/sPipelinedADCWithaMergedSHAandFirstMDAC",IEEEJOURNALOFSOLID-STATECIRCUITS,VOL.43,NO.12,DECEMBER2008；Byung-GeunLee,Byung-MooMin,GabrieleManganaro,andJonathanW.Valvano。提出了一种流水线ADC的前端电路，运用了运放共享技术以及反馈电容共享技术，大幅度地降低了功耗。这种电路如图1所示，对应的控制时序如图2所示。流水线ADC前端70主要由跨导运放、开关、电容和2.5-bitADC构成，实现流水线ADC中的输入采样保持放大器(SHA)和第一转换级(STAGE1)。每个A/D转换周期的过程如下：第一步，对应于时钟f1，电容72、开关75和开关77，在时钟f1和k1的控制下，实现SHA对模拟输入Vi的底板采样；第二步，对应于时钟f2，运放71、电容73和电容74，在时钟f2和f23的控制下，通过开关79、80、81进行复位，以清除电容的电荷记忆效应；第三步，对应于时钟相f3，电容72、73、74、开关76、78、81，在时钟f3、k3、f23的控制下，与运放71构成一个电荷转移放大器，将电容72上的电荷转移到反馈电容73和74上，在电荷转移完成后，运放71输出一个与输入采样值相等的电压，实现了SHA的保持输出，在第三步的结束时刻，即时钟k3的下降沿，开关78断开，SHA的输出Vo被保持在电容73和74上，同时ADC83被时钟k3的下降沿触发来完成A/D转换，这即对应于STAGE1对SHA输出的采样和A/D转换；第四步，对应于时钟f1，电容73和74、开关82，在时钟f1和ADC83输出的控制下，与运放71构成一个电荷转移放大器，将电容73和74上的电荷转移到反馈电容74上，其中，对应于第一级输出的电荷转移，实现了信号放大，而对应于ADC83转换结果（它通过与门84控制开关82来决定电容73的底板接+Vref或-Vref）的电荷转移，实现了D/A转换，总之，第四步完成了STAGE1放大相对信号放大、D/A转换、以及两者相减的任务。如上所述，图1所示的电路设计实现了：1）运放共享，即运放在SHA、STAGE1之间共享；2）反馈电容共享，即SHA的反馈电容为STAGE1所共享。运放共享减少了运放数目，而电容共享降低了运放负载，即降低了运放本身的功耗，因此，整个A/D转换前端的功耗降低了。整个A/D转换周期包括四步，不过，由于本次转换的第四步与下次转换的第一步在时钟f1同时进行，故完成单个A/D转换的实际使用的时间是三相时钟。上述设计的整体结构为SHA+STAGE1。但是由于SHA处在整个流水线A/D转换的最前端，其噪声、精度要求很高，其存在会带来消耗功耗过大（SHA的功耗通常占整个ADC功耗的20%-30%以上）、噪声增加、运放设计难度大等问题。

技术实现要素：
本发明提供一种流水线结构模数转换器的前端电路及其时序控制方法，以达到省略采样保持放大器（SHA），改善功耗和噪声指标，并降低转换延迟的效果。为达到上述目的，本发明采用如下技术方案：本发明公开了一种流水线结构模数转换器的前端电路，用于实现流水线结构模数转换器的M1+M2位的模数转换以及获取第二模拟余差信号，其中第二模拟余差信号供流水线结构模数转换器中的该前端电路的下一转换级进行采样，M1和M2均为不小于1的整数，该前端电路包括：第一转换级，用于直接对输入信号进行采样，完成M1位的模数转换，并获取第一模拟余差信号；第二转换级，用于接收第一模拟余差信号、对第一转换级输出的第一模拟余差信号进行采样，完成M2位的模数转换，并获取第二模拟余差信号。其中，该第一转换级包括第一模数转换单元和第一模拟余差信号获取单元，用于完成M1位的模数转换同时获取1比特冗余位；令m=2M1+1。该第一模数转换单元，用于接收输入信号和m个阈值电压，完成M1位的模数转换以及获取1比特冗余位并输出m路比较判别指示，所述第一模数转换单元包括m个并联的采样电容，m个分别连接于一个采样电容的比较器锁存器；所述采样电容的一端，分别能够在连接输入信号和连接一阈值电压的两种方式之间切换；所述采样电容的另一端，分别能够在接地和连接比较器锁存器的两种方式之间切换；所述比较器锁存器分别用于输出所述比较判别指示；该第一模拟余差信号获取单元，用于接收输入信号、参考电压+Vref和-Vref，以及m个比较判别指示，根据输入信号和所述比较判别指示，获取第一模拟余差信号。其中，所述第一模数转换单元，进一步包括m个分别连接于一个采样电容和一个比较器锁存器之间的比较器预放大器。其中，所述第一模拟余差信号获取单元，包括m个并联的辅助电容，所述辅助电容的一端，分别能够在连接输入信号、连接参考电压+Vref与连接参考电压-Vref的三种方式之间切换，当连接参考电压时，根据所述比较判别指示而连接于+Vref、-Vref；所述辅助电容的另一端，分别能够在接地和连接第二转换级（更具体地，连接第二转换级的运算放大器的反相输入端）的两种方式之间切换。其中，所述第一模拟余差信号获取单元，进一步包括m个分别接收一路比较判别指示和一个第三时钟信号的与门，用于当第三时钟信号为高电平时，根据比较判别指示控制所述辅助电容连接参考电压+Vref、-Vref。其中，所述第二转换级，包括第一反馈电容、n个并联的第二反馈电容、运算放大器和M2+0.5位ADC；令n=2M2+1-2；所述第二反馈电容，一端连接运算放大器的反相输入端和第一反馈电容；另一端能够在连接运算放大器的输出端以及第一反馈电容、连接参考电压+Vref’与连接参考电压-Vref’的三种方式之间切换；所述第一反馈电容，两端分别连接运算放大器的反相输入端和输出端；所述运算放大器，正相输入端接地，反相输入端能够在接地和连接所述辅助电容的两种方式之间切换，输出端连接所述第一反馈电容且能够在接地和连接第二反馈电容的两种方式之间切换；所述M2+0.5位ADC，连接运算放大器的输出端，用于完成M2位的模数转换以及获取0.5比特冗余位，输出n路用于控制所述第二反馈电容连接参考电压+Vref’、-Vref’的第二判别指示。其中，所述第二转换级，进一步包括n个分别接收一路第二判别指示和一个第一时钟信号的与门，用于当第一时钟信号为高电平时，根据第二判别指示控制所述第二反馈电容连接参考电压+Vref’、-Vref’。其中，该前端电路能够受第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号、第六时钟信号和第七时钟信号的控制而切换连接方式；其中，在一个完整的时钟周期内，第一时钟信号、第二时钟信号、第三时钟信号依序输出高电平且同一时间内仅有其中一个信号输出高电平；第四时钟信号在第二时钟信号或第三时钟信号为高电平时为高电平；第五时钟信号、第六时钟信号和第七时钟信号分别与第一时钟信号、第二时钟信号和第三时钟信号的上升沿对应相同而下降沿在前。该第一转换级包括第一模数转换单元和第一模拟余差信号获取单元；该第一模数转换单元，用于接收输入信号和m个阈值电压，完成M1位的模数转换以及获取1比特冗余位并输出m路比较判别指示；其中m=2M1+1；该第一模拟余差信号获取单元，用于接收输入信号、参考电压+Vref和-Vref，以及m个比较判别指示，根据输入信号和所述比较判别指示，获取第一模拟余差信号。所述第一模数转换单元，包括m个并联的采样电容、m个比较器预放大器和m个比较器锁存器，所述比较器预放大器一端串联一个采样电容另一端串联一个比较器锁存器；所述采样电容的一端，分别能够在第一时钟信号为高电平时连接输入信号和在第二时钟信号为高电平时连接一阈值电压；所述采样电容的另一端，分别能够在第五时钟信号为高电平时接地和在第五时钟信号为低电平时连接比较器预放大器；所述比较器锁存器分别在第六时钟信号的下降沿触发用于完成M1位模数转换以及获取1比特冗余位和输出所述比较判别指示；所述第一模拟余差信号获取单元，包括m个并联的辅助电容和m个分别接收一路比较判别指示和第三时钟信号的与门，当第三时钟信号为高电平时，所述与门的输出控制所述辅助电容连接参考电压+Vref、-Vref；所述辅助电容的一端，分别能够在第一时钟信号为高电平时连接输入信号、在第三时钟信号为高电平时根据与门的输出连接+Vref或连接-Vref；所述辅助电容的另一端，分别能够在第五时钟信号为高电平时接地和在第七时钟信号为高电平时连接第二转换级。所述第二转换级，包括第一反馈电容、n个第二反馈电容、运算放大器、M2+0.5位ADC，和n个与门；完成M2位的模数转换同时获取0.5比特冗余位；其中n=2M2+1-2。所述运算放大器，正相输入端接地；反相输入端连接所述第二反馈电容的一端和所述第一反馈电容的一端，在第二时钟信号为高电平时接地，在第七时钟信号为高电平时连接所述辅助电容；输出端连接所述第一反馈电容的另一端且在第二时钟信号为高电平时接地，在第四时钟信号为高电平时连接第二反馈电容的另一端；所述第二反馈电容，一端连接运算放大器的反相输入端和第一反馈电容的一端，在第二时钟信号为高电平时接地；另一端在第四时钟信号为高电平时连接运算放大器的输出端以及第一反馈电容的另一端并在第二时钟信号为高电平时接地，在第一时钟信号为高电平时连接参考电压+Vref’或-Vref’；所述第一反馈电容，一端连接运算放大器的反相输入端和第二反馈电容的一端且在第二时钟信号为高电平时接地；另一端连接运算放大器的输出端且在第二时钟信号为高电平时接地，在第四时钟信号为高电平时连接第二反馈电容的另一端；所述M2+0.5位ADC，连接运算放大器的输出端，在第七时钟信号的下降沿触发用于完成M2位的模数转换同时获取0.5比特冗余位，输出n路用于控制所述第二反馈电容连接参考电压+Vref’或-Vref’的第二判别指示；所述与门，分别接收一路第二判别指示和第一时钟信号，当第一时钟信号为高电平时，所述与门的输出控制所述第二反馈电容连接参考电压+Vref’或-Vref’。本发明还公开了一种流水线结构模数转换器的前端电路的时序控制方法，使用上述的流水线结构模数转换器实现，包括：第一时钟信号为高电平时，所述第一模数转换单元的采样电容的一端和第一模拟余差信号的辅助电容的一端，连接输入信号，第五时钟信号为高电平时，所述第一模数转换单元的采样电容的另一端和第一模拟余差信号获取单元的辅助电容的另一端接地，实现第一转换级对输入信号的底板采样；第一时钟信号为高电平时，所述第一反馈电容一端连接于所述运算放大器的反相输入端，另一端连接于所述运算放大器的输出端和所述M2+0.5位ADC的输入端；第二反馈电容一端连接于所述运算放大器的反相输入端和第一反馈电容的一端，另一端根据所述M2+0.5位ADC的输出连接参考电压+Vref’或-Vref’，则第二反馈电容、第一反馈电容以及运算放大器构成开关电容电荷转移放大器，将第二反馈电容上的电荷转移到第一反馈电容上。第二时钟信号和第四时钟信号为高电平时，所述运算放大器、第一反馈电容和第二反馈电容各端均接地而完成复位；所述第一模数转换单元的采样电容分别连接阈值电压，获取输入信号和阈值电压之间的电压差，比较器预放大器对所述电压差进行放大，比较器锁存器在第六时钟信号的下降沿触发用于完成M1位模数转换同时获取1比特冗余位。第三时钟信号和第四时钟信号为高电平时，所述辅助电容一端连接于参考电压+Vref或-Vref，所述第一反馈电容和第二反馈电容分别连接于所述运算放大器的反相输入端和输出端，第七时钟信号为高电平时所述辅助电容的另一端连接于所述第一反馈电容、第二反馈电容以及运算放大器的反相输入端，则所述辅助电容、第一反馈电容、第二反馈电容以及运算放大器构成一个开关电容电荷转移放大器，将所述辅助电容上的电荷转移到第一反馈电容、第二反馈电容上；所述M2+0.5位ADC，接收运算放大器的输出，在第七时钟信号的下降沿触发用于完成M2位的模数转换同时获取0.5比特冗余位并输出n路第二判别指示。本发明实施例的有益效果是：通过使用第一转换级直接对输入信号进行采样并获取第一模拟余差信号，省略了采样保持放大器（SHA），能够改善功耗和噪声指标，使用与现有技术相同的时间获得了两级模数转换结果，降低了总的转换延迟。附图说明图1为现有的流水线结构模数转换器的前端电路的电路图；图2为图1所示的流水线结构模数转换器的前端电路的控制时序图；图3为本发明较佳实施例提供的流水线结构模数转换器的前端电路的电路图；图4为如图3所示的本发明较佳实施例提供的流水线结构模数转换器的前端电路的控制时序图。具体实施方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步的详细描述。图3为本发明较佳实施例提供的流水线结构模数转换器的前端电路的电路图，图4为如图3所示的本发明较佳实施例提供的流水线结构模数转换器的前端电路的控制时序图。本发明的流水线结构模数转换器的前端电路用于实现流水线结构模数转换器的M1+M2位的模数转换以及获取第二模拟余差信号，其中第二模拟余差信号供流水线结构模数转换器中的该前端电路的下一转换级进行采样，令m=2M1+1，n=2M2+1-2（说明：因为本实施例之中，第一转换级生成1比特的冗余位，所以本发明的m在2M1的基础上再放大至其两倍，第二转换级生成0.5比特的冗余位，所以本发明的n在2M2+1的基础上再放大两倍后，还要减去2），该前端电路包括第一转换级10和第二转换级20。第一转换级10，用于直接对输入信号Vi进行采样，完成M1位的模数转换同时获取1比特冗余位，并获取第一模拟余差信号，本实施例之中的第一模拟余差信号表示输入信号Vi在进行了模数转换后的余差（可以理解为输入信号Vi，与M1+1位的模数转换结果再进行数模转换所获得的模拟信号之间的差值）；第二转换级20，用于对第一转换级10输出的第一模拟余差信号进行采样，完成M2位的模数转换同时获取0.5比特冗余位，并获取第二模拟余差信号，供后续的转换级使用而完成更低位的模数转换。其中，第一转换级10包括第一模数转换单元110和第一模拟余差信号获取单元120。该第一模数转换单元110，用于接收输入信号Vi和m个阈值电压Vth1～Vthm，完成M1位的模数转换（其中包括整个A/D转换的最高M1位的信息）以及获取1比特冗余位，输出m路比较判别指示（在图3之中，即输入与门37的信号），因为本发明的前端电路，没有采样保持放大器SHA的结构，因此该第一模数转换单元110在输入采样后，还需要将采样的输入与各个阈值电压Vth1～Vthm分别相减、相减后的差值再进行放大、触发比较等操作，才能完成模数转换；该第一模拟余差信号获取单元120，用于接收输入信号Vi、参考电压+Vref和-Vref，以及m个比较判别指示，根据输入信号Vi和所述比较判别指示，获取第一模拟余差信号，具体地在本实施例中，第一模拟余差信号获取单元120通过使用辅助电容5采样输入信号Vi，并根据比较判别指示，将已采样输入信号Vi的辅助电容5连接于参考电压+Vref或-Vref从而能够获取第一模拟余差信号。其中，如图3所示的电路之中。第一模数转换单元110，包括m个并联的采样电容34，m个分别连接于一个采样电容34的比较器锁存器36（Latch），以及m个分别连接于一个采样电容34的和一个比较器锁存器36之间的比较器预放大器35。所述采样电容34的一端，分别能够在连接输入信号Vi和连接m个阈值电压Vth1～Vthm之一的两种方式之间切换；所述采样电容34的另一端，分别能够在接地和通过比较器预放大器35而连接比较器锁存器36的两种方式之间切换；所述m个比较器锁存器36完成M1位的模数转换以及获取1比特冗余位并分别输出所述比较判别指示。进一步地，所述第一模拟余差信号获取单元120，包括m个并联的辅助电容5，所述辅助电容5的一端，分别能够在连接输入信号Vi、连接参考电压+Vref与连接参考电压-Vref的三种方式之间切换，当连接参考电压时，根据所述比较判别指示而连接于+Vref或-Vref，换言之，所述辅助电容5的一端，能够连接输入信号Vi，或者连接参考电压+Vref，或者连接参考电压-Vref，连接输入信号Vi时能够采样输入信号，采样输入信号之后，根据比较判别指示连接参考电压+Vref或者-Vref，能够配合第二转换级20而令第二转换级20接收第一模拟余差信号。所述辅助电容5的另一端，分别能够在接地和连接第二转换级20（更具体地，连接第二转换级20的运算放大器2的反相输入端）的两种方式之间切换，接地时能够采样输入信号，连接第二转换级20时能够令第二转换级20接收第一模拟余差信号。进一步地，第一模拟余差信号获取单元120包括m个分别接收一路比较判别指示和一个第三时钟信号f3的与门37，用于当第三时钟信号f3为高电平时，根据比较判别指示控制所述辅助电容5连接参考电压+Vref或-Vref。更具体地，当第三时钟信号f3为高电平时与门37的输出对应于比较判别指示，因此与门37并不改变比较判别指示而是通过第三时钟信号f3起到了控制电路时序的作用。第二转换级20，包括第一反馈电容7、n个并联的第二反馈电容6、运算放大器2和M2+0.5位ADC4，以及n个分别接收一路第二判别指示和一个第一时钟信号f1的与门19。第二反馈电容6，一端连接运算放大器2的反相输入端和第一反馈电容7；另一端能够在连接运算放大器2的输出端以及第一反馈电容7、连接参考电压+Vref’与连接参考电压-Vref’的三种方式之间切换。第一反馈电容7，两端分别连接运算放大器2的反相输入端和输出端。运算放大器2，正相输入端接地，反相输入端能够在接地和连接所述辅助电容5的两种方式之间切换，输出端连接所述第一反馈电容7且能够在接地和连接第二反馈电容6的两种方式之间切换；所述M2+0.5位ADC4，连接运算放大器2的输出端，用于完成M2位的模数转换（其中包括整个A/D转换的次高M2位的信息）以及获取0.5比特冗余位，输出n路用于控制所述第二反馈电容6连接参考电压+Vref’或-Vref’的第二判别指示，图3之中的第二判别指示，即输入与门19的信号。当第一时钟信号f1为高电平时，与门19的输出对应于第二判别指示，即可根据第二判别指示控制所述第二反馈电容连接参考电压+Vref’或-Vref’，因此与门19并不改变第二比较判别指示而是通过第一时钟信号f1起到了控制电路时序的作用。从控制时序分析，该前端电路能够受第一时钟信号f1、第二时钟信号f2、第三时钟信号f3、第四时钟信号f23、第五时钟信号k1、第六时钟信号k2和第七时钟信号k3的控制而切换连接方式。在一个完整的时钟周期内，第一时钟信号f1、第二时钟信号f2、第三时钟信号f3依序输出高电平且同一时间内仅有其中一个信号输出高电平；第四时钟信号f23在第二时钟信号f2或第三时钟信号f3为高电平时为高电平；第五时钟信号k1、第六时钟信号k2和第七时钟信号k3分别与第一时钟信号f1、第二时钟信号f2和第三时钟信号f3的上升沿对应相同而下降沿在前。具体的信号形式可参阅图4。第一模数转换单元110的各采样电容34的一端，分别能够通过开关组32在第一时钟信号f1为高电平时连接输入信号Vi和通过开关组31在第二时钟信号f2为高电平时连接一阈值电压，即连接Vth1～Vthm其中一个。采样电容34的另一端，分别能够通过开关组33在第五时钟信号k1为高电平时接地和在第五时钟信号k1为低电平时通过比较器预放大器35连接比较器锁存器36。比较器锁存器36分别在第六时钟信号k2的下降沿触发用于完成M1位模数转换同时获取1比特冗余位和输出所述比较判别指示。由此可知，从时序看，在第五时钟信号k1为高电平时，采样电容34实现对输入信号的底板采样；接续地，在第二时钟信号f2为高电平时，采样电容34获取输入信号和阈值电压之间的电压差，且比较器预放大器35对所述电压差进行放大；在第六时钟信号k2的下降沿，比较器锁存器36完成M1位模数转换同时获取1比特冗余位和输出所述比较判别指示。第一模拟余差信号获取单元120的辅助电容5的一端，分别能够通过开关组12在第一时钟信号f1为高电平时连接输入信号Vi；在第三时钟信号f3为高电平时，通过与门37的输出控制开关组11，连接+Vref或连接-Vref；辅助电容5的另一端，分别能够通过开关13在第五时钟信号k1为高电平时接地和通过开关14在第七时钟信号k3为高电平时连接第二转换级20。由此可知，从时序看，在第五时钟信号k1为高电平时，辅助电容5对输入信号底板采样，在第三时钟信号f3为高电平时，辅助电容5连接+Vref或连接-Vref，配合第二转换级20实现电荷转移，其中，对应于输入Vi的电荷转移，实现了对输入信号的放大，而对应于第一转换级10的模数转换结果（通过控制开关11决定电容5的底板接+Vref或-Vref）的电荷转移，实现了D/A转换，因此可以完成输入信号放大、D/A转换、以及两者相减的任务。第二转换级20的运算放大器2，正相输入端接地；反相输入端连接所述第二反馈电容6的一端和所述第一反馈电容7的一端，通过开关15在第二时钟信号f2为高电平时接地，通过开关14在第七时钟信号k3为高电平时连接所述辅助电容5；输出端连接所述第一反馈电容7的另一端且通过开关16在第二时钟信号f2为高电平时接地，通过开关组17在第四时钟信号f23为高电平时连接第二反馈电容6的另一端。第二反馈电容6，一端连接运算放大器2的反相输入端和第一反馈电容7的一端，通过开关15在第二时钟信号f2为高电平时接地；另一端通过开关组17在第四时钟信号f23为高电平时连接运算放大器2的输出端以及第一反馈电容7的另一端并通过开关16在第二时钟信号f2为高电平时接地，通过开关组18在第一时钟信号f1为高电平时连接参考电压+Vref’或-Vref’。第一反馈电容7，一端连接运算放大器2的反相输入端和第二反馈电容6的一端且通过开关15在第二时钟信号f2为高电平时接地；另一端连接运算放大器2的输出端且通过开关16在第二时钟信号f2为高电平时接地，通过开关组17在第四时钟信号f23为高电平时连接第二反馈电容6的另一端。M2+0.5位ADC4，连接运算放大器的输出端，在第七时钟信号k3的下降沿触发用于完成M2位模数转换同时获取0.5比特冗余位，输出n路用于控制所述第二反馈电容连接参考电压+Vref’或-Vref’的第二判别指示；所述与门19，分别接收一路第二判别指示和第一时钟信号f1，当第一时钟信号f1为高电平时，所述与门的输出通过开关组18控制所述第二反馈电容连接参考电压+Vref’或-Vref’。从时序看，第二时钟信号f2和第四时钟信号f23为高电平时，运算放大器2、第一反馈电容7和第二反馈电容6各端均接地而完成复位。第三时钟信号f3和第四时钟信号f23为高电平时，辅助电容5一端连接于参考电压+Vref或-Vref，第一反馈电容7和第二反馈电容6分别连接于运算放大器2的反相输入端和输出端，而第七时钟信号k3为高电平时辅助电容5的另一端连接于第一反馈电容7、第二反馈电容6以及运算放大器2的反相输入端，此时辅助电容5、第一反馈电容7、第二反馈电容6以及运算放大器2构成一个开关电容电荷转移放大器，将所述辅助电容5上的电荷转移到第一反馈电容7、第二反馈电容6上，实现了信号放大。进一步地，在下一个时钟周期（或运算周期）中，第一时钟信号f1为高电平时，第一反馈电容7一端连接于运算放大器2的反相输入端，另一端连接于运算放大器2的输出端和M2+0.5位ADC4的输入端；第二反馈电容6一端连接于运算放大器2的反相输入端和第一反馈电容7的一端，另一端通过开关组18连接参考电压+Vref’或-Vref’，则第二反馈电容6、第一反馈电容7以及运算放大器2构成开关电容电荷转移放大器，将第二反馈电容6上的电荷转移到第一反馈电容7上。由于M2+0.5位ADC4通过控制开关18决定电容6的底板接+Vref’或-Vref’，因此通过上述电荷转移，实现了D/A转换以及能够通过第一反馈电容7获取第二模拟余差信号。需说明的是，本实施例之中，M1=2，M2=2，所以m=8，n=6。当然本领域技术人员能够了解的是，具体电路设计之中的各转换级的模数转换位数，以及它们的是否设置冗余位、冗余位的位数，不以本实施的公开为限。本发明还公开了一种流水线结构模数转换器的前端电路的时序控制方法，使用如图3所示的流水线结构模数转换器实现。具体包括以下步骤：第一时钟信号f1为高电平时，所述第一模数转换单元的采样电容的一端和第一模拟余差信号的辅助电容的一端，连接输入信号，第五时钟信号k1为高电平时，所述第一模数转换单元的采样电容的另一端和第一模拟余差信号获取单元的辅助电容的另一端接地，实现第一转换级对输入信号的底板采样；第一时钟信号f1为高电平时，所述第一反馈电容一端连接于所述运算放大器的反相输入端，另一端连接于所述运算放大器的输出端和所述M2+0.5位ADC的输入端；第二反馈电容一端连接于所述运算放大器的反相输入端和第一反馈电容的一端，另一端根据所述M2+0.5位ADC的输出连接参考电压+Vref’或-Vref’，则第二反馈电容、第一反馈电容以及运算放大器构成开关电容电荷转移放大器，将第二反馈电容上的电荷转移到第一反馈电容上。概括而言，此时第一转换级采样输入信号，第二转换级生成模拟余差信号。当然，此时第二转换级是针对前一个周期的模数转换操作生成供接续的转换级使用的模拟余差信号。第二时钟信号f2和第四时钟信号f23为高电平时，所述运算放大器、第一反馈电容和第二反馈电容各端均接地而完成复位；所述第一模数转换单元的采样电容分别连接阈值电压，获取输入信号和阈值电压之间的电压差，比较器预放大器对所述电压差进行放大，比较器锁存器在第六时钟信号k2的下降沿触发用于完成M1位模数转换同时获取1比特冗余位。概括而言，此时第一转换级进行模数转换操作，第二转换级复位。第三时钟信号f3和第四时钟信号f23为高电平时，所述辅助电容一端连接于参考电压+Vref或-Vref，所述第一反馈电容和第二反馈电容分别连接于所述运算放大器的反相输入端和输出端，第七时钟信号k3为高电平时所述辅助电容的另一端连接于所述第一反馈电容、第二反馈电容以及运算放大器的反相输入端，则所述辅助电容、第一反馈电容、第二反馈电容以及运算放大器构成一个开关电容电荷转移放大器，将所述辅助电容上的电荷转移到第一反馈电容、第二反馈电容上；所述M2+0.5位ADC，接收运算放大器的输出，在第七时钟信号k3的下降沿触发用于完成M2位模数转换同时获取0.5比特冗余位并输出n路第二判别指示。概括而言，此时第一转换级和第二转换级配合而转移电荷，第二转换级获取余差信号，并进行模数转换操作。由上所述，可以了解的是，本发明之中，运算放大器2和辅助电容5、第一反馈电容7、第二反馈电容6，在第二转换级20获取第一模拟余差信号的过程之中，需相互配合而实现电荷转移，因此在相互配合而实现电荷转移之前，需要设置令运算放大器2、第一反馈电容7和第二反馈电容6复位的复位相。同时，由于本发明的设计省略了采样保持放大器的结构，因此，第一转换级10在输入采样后，还需要将采样的输入与阈值相减、相减后的差值放大、触发比较等操作，才能完成模数转换，因此在第一转换级的采样相（第一时钟信号f1为高电平）和放大相（第三时钟信号f3为高电平）之间需要增加单独的时钟脉冲（第二时钟信号f2）。而在本设计中，恰好利用增加单独的时钟脉冲（第二时钟信号f2）作为第一转换级和第二转换级电容相互配合而实现电荷转移所需的复位相时钟时间，达到了复位相时钟共享利用的目的。需要说明的是，为便于说明电路工作原理，本发明所给出的实施例都仅采用了单端设计接收一路输入电压Vi，本领域技术人员可以将单端设计推广到差分设计，而令电路接收差分输入电压。本发明的实施例具有以下的优点：（一）与如图1所示的现有的流水线结构模数转换器的前端电路相比，本发明通过使用第一转换级直接对输入信号进行采样并获取第一模拟余差信号，省略了采样保持放大器（SHA），能够改善功耗和噪声指标；（二）通过使用与现有技术相同的时间获得了两级模数转换结果，降低了转换延迟。以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。