芯片集成电感的利记博彩app
【技术领域】
[0001] 本实用新型涉及微电子器件技术领域，特别涉及一种芯片集成电感。
【背景技术】
[0002] 目前，射频芯片发射接收通道一般采用本振时钟，其由PLL(Phase Locked Loop， 锁相环）提供。时钟的噪声直接影响系统性能，对其噪声要求很高。PLL中的VC0 (压控振荡 器)噪声是影响PLL噪声的主要原因之一，而VC0通常是LC(电感-电容）结构，依据Real模型 (实物模型），对电流偏置型LC负阻振荡器(VC0)的相位噪声为：
[0004]
γ为M0S管的体效应系数，Rp为电感并联电阻，I 为VC0电流，V。为VC0输出幅度，gmbiasSVC0中M0S跨导，k为玻尔兹曼常数，T为环境温度，L为 电感感值，Q为电感Q值，ω〇为VC0震荡频率，Δ ω为频偏。
[0005] 如果通过电路设计，把电流源噪声的贡献消除后，F = l+y。
[0006] 从中可以看出，L的Q值对VC0相噪影响最大，所以电感的Q值就成为的射频芯片一 个关键。由于电感设计比较复杂，加上考虑电感模型的准确性考虑，通常电感设计用 Foundry (晶元代工厂)提供的model (模型）来做设计。但是Foundry提供的电感不是最优的， 电感的品质因数(或者说Q值)较低。这样，会增加 PLL相位噪声，以及减弱射频选频特性，导 致降低了射频芯片的信噪比，削弱了射频芯片的性能。 【实用新型内容】
[0007] 本实用新型的目的在于提供一种芯片集成电感，可以提高电感的Q值，优化PLL相 位噪声以及增强射频选频特性，并且实现简单。
[0008] 为解决上述技术问题，本实用新型的实施方式提供了一种芯片集成电感，其中，所 述芯片包含顶层金属层与次层金属层;所述次层金属层层叠于所述顶层金属层之下；所述 顶层金属层的厚度大于所述次层金属层的厚度，且所述顶层金属层的厚度大于第一预设阈 值；
[0009] 所述集成电感的金属走线位于所述顶层金属层上。
[0010] 本实用新型实施方式相对于现有技术而言，是将集成电感的金属走线置于顶层金 属层上，这样，可以减小集成电感的电阻，进而，可以提高集成电感的品质因素(Q值），最终， 可以优化PLL相位噪声以及增强射频选频特性，并且实现简单。
[0011] 进一步地，所述次层金属层的长度短于第二预设阈值。缩短次层金属层的长度，可 以减小次层金属层的电阻，进一步减小集成电感的电阻，提高集成电感的品质因素(Q值）， 优化PLL相位噪声以及增强射频选频特性，并且实现简单。
[0012] 进一步地，所述顶层金属层与所述次层金属层通过第一连接部连接;所述第一连 接部包含第一过孔与第二过孔;所述顶层金属层通过所述第一过孔连接至所述次层金属 层;所述次层金属层通过所述第二过孔连接至所述顶层金属层;所述顶层金属层为条带状； 所述第一过孔与所述第二过孔均平行于所述顶层金属层的边;所述第一过孔与所述第二过 孔距所述顶层金属层的距离均大于第三预设阈值;所述次层金属层位于所述第一过孔与所 述第二过孔之间，其中，所述第一过孔与所述第二过孔之间的距离为所述次层金属层的长 度。这样，可以最大限度地缩短第一连接部处次层金属层的长度，减小次层金属层的电阻， 减小集成电感的电阻，提高集成电感的品质因素 (Q值），优化PLL相位噪声以及增强射频选 频特性，并且实现简单。
[0013]进一步地，所述第一过孔的面积与第二过孔的面积均大于第四预设阈值。增大过 孔的面积，可以进一步减小集成电感的电阻，提高集成电感的品质因素(Q值），优化PLL相位 噪声以及增强射频选频特性，并且实现简单。
[0014]进一步地，所述顶层金属层与所述次层金属层还通过第二连接部连接;所述芯片 还包含抽头走线;所述第二连接部包含第三过孔与第四过孔;所述顶层金属层通过所述第 三过孔连接至所述次层金属层；所述次层金属层通过所述第四过孔连接至所述顶层金属 层;所述第三过孔包含第一延伸部与第二延伸部;所述第一延伸部与所述第二延伸部一体 成型;所述第一延伸部沿所述抽头走线一侧延伸，所述第二延伸部沿所述顶层金属层延伸， 且所述第二延伸部距所述顶层金属层的距离大于第三预设阈值;所述第四过孔包含第三延 伸部与第四延伸部;所述第三延伸部与所述第四延伸部一体成型；所述第三延伸部沿所述 抽头走线另一侧延伸，所述第四延伸部沿所述顶层金属层延伸，且所述第四延伸部距所述 顶层金属层的距离大于所述第三预设阈值。这样，可以最大限度地缩短第二连接部处次层 金属层的长度，减小次层金属层的电阻，减小集成电感的电阻，提高集成电感的品质因素 (Q 值），优化PLL相位噪声以及增强射频选频特性。
[0015] 另外，所述第三预设阈值为〇. 5厘米。
[0016] 进一步地，所述第三过孔的面积与第四过孔的面积均大于第五预设阈值。增大过 孔的面积，可以进一步减小集成电感的电阻，提高集成电感的品质因素(Q值），优化PLL相位 噪声以及增强射频选频特性，并且实现简单。
[0017] 另外，所述金属走线的材料可以为金、铜或者铝。
【附图说明】
[0018] 图1是根据本实用新型第一实施方式的芯片集成电感结构示意图；
[0019] 图2是根据本实用新型第一实施方式中的第一连接部的局部放大示意图；
[0020] 图3是现有技术中芯片集成电感结构示意图；
[0021 ]图4是根据现有技术中的第一连接部的局部放大示意图；
[0022] 图5是根据本实用新型第一实施方式中的第二连接部的局部放大示意图；
[0023] 图6是根据现有技术中的第二连接部的局部放大示意图；
[0024] 图7是根据本实用新型第一实施方式的芯片集成电感的电感仿真结果示意图；
[0025] 图8是根据本实用新型第一实施方式的芯片集成电感的Q值仿真结果示意图。
【具体实施方式】
[0026] 为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新 型的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本实用新型各 实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技 术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保 护的技术方案。
[0027] 本实用新型的第一实施方式涉及一种芯片集成电感，具体结构如图1所示，其中， 芯片包含顶层金属层M5与次层金属层14^'、88'为中轴线;次层金属层14层叠于顶层金属 层之下；顶层金属层M5的厚度大于次层金属层M4的厚度，且顶层金属层M5的厚度大于第一 预设阈值;集成电感的金属走线位于顶层金属层M5上。
[0028] 相对于现有技术而言，是将集成电感的金属走线置于顶层金属层M5上，由于顶层 金属层M5的厚度较厚，所以，单位长度的顶层金属层M5的电阻较小，这样，即使电感长度不 变，电感的电阻值也比现有技术中的电阻值小，进而，可以提高集成电感的品质因素(Q值）， 最终，可以优化PLL相位噪声以及增强射频选频特性，并且实现简单。
[0029]进一步地，次层金属层M4的长度短于第二预设阈值。将次层金属层M4的长度控制 在第二预设阈值之内，即可以通过缩短次层金属层M4的长度，减小次层金属层M4的电阻，进 一步减小集成电感的电阻，提高集成电感的品质因素(Q值），优化PLL相位噪声以及增强射 频选频特性，并且实现简单。
[0030] 具体地，在本实施方式中，顶层金属层M5与次层金属层M4通过第一连接部C1与第 二连接部C2连接。其中，第一连接部C1，局部放大图见图2,包含第一过孔K1与第二过孔K2; 顶层金属层M5通过第一过孔K1连接至次层金属层M4;次层金属层M4通过第二过孔K2连接至 顶层金属层M5;顶层金属层M5、次层金属层M4均为条带状;第一过孔K1与第二过孔K2均平行 于顶层金属层M5的边;第一过孔K1与第二过孔K2距顶层金属层M5的距离均大于第三预设阈 值，第三预设阈值具体为〇. 5厘米;次层金属层M4位于第一过孔K1与第二过孔K2之间，其中， 第一过孔K1与第二过孔K2之间的距离为次层金属层M4的长度。
[0031] 在现有技术中，具体见图3,第一连接部C1，局部放大图见图4,第一过孔K1与第二 过孔K2不平行于顶层金属层M5的边，造成了次层金属层M4的长度较