一种具有超深沟槽的瞬态电压抑制器结构的利记博彩app
【技术领域】
[0001]本发明涉及半导体技术领域，特别是涉一种具有超深沟槽的瞬态电压抑制器结构。
【背景技术】
[0002]瞬态电压抑制器(Transient Voltage Suppressor，简称TVS)是一种基于二极管形式的高性能保护器件，用来保护系统免于遭受各种形式的瞬态高压和浪涌的冲击。如图1所示，TVS I在线路板上与被保护电路2并联。在正常工作条件下，TVSl在被保护电路2上呈现高阻抗状态。在ESD或其他形式的浪涌冲击下，TVSl能以10-12皮秒量级的速度开启，将其高阻抗变为低阻抗，吸收高达数千瓦的浪涌功率，并将两极间的电压箝位于一个预定值，有效地保护电子线路中的精密元器件免受ESD和各种形式的浪涌脉冲的损坏。由于它具有响应时间快、瞬态功率大、箝位电压低、漏电流低等优点，目前已广泛应用于交/直流电源、计算机系统、平板电脑、智能手机、家用电器、通信设备、安防、汽车和工业仪器仪表等各个领域。
[0003]然而，现有的TVS器件大多是一个平面二极管结构(如图2所示)，平面TVS能够承受的流过器件的瞬态电流和其结面积成正比。因此，为了能够承受千瓦级的浪涌功率，平面TVS芯片的尺寸需要做得很大。因此这种平面结构不仅使器件的反向漏电流难以做得很低，同时也增加的芯片的成本。当今的电子设备对TVS器件的性能(如浪涌能力、漏电流等)有很高的要求，尺寸也是越小越好。而传统的平面TVS无法将千瓦级的大功率TVS芯片从传统的D0-214AA (SMB)和D0-214AB (SMC)封装转移到更小的封装如D0-214AC (SMA)或其他形式的封装(S0D封装和DFN封装)里。
[0004]因此，在本领域内，急需一种可以在更小的芯片尺寸上承载更大的浪涌功率(千瓦级)或两用功率的TVS器件。
【发明内容】
[0005]本发明提供一种具有超深沟槽的瞬态电压抑制器结构，具体而言是，一种具有超深沟槽(Ultra-deep Trench，简称UDT)的率瞬态电压抑制器(Transient VoltageSuppressor，简称 TVS)结构。
[0006]本发明揭示了一种具有超深沟槽的瞬态电压抑制器结构，其包含有:
[0007]一具有第一导电类型P型或N型的重掺杂硅衬底；在所述重掺杂硅衬底顶面设置一具有第一导电类型P型或N型的掺杂外延层；在所述掺杂外延层上设置有一系列密排的沟槽，且所述沟槽的高宽比为10:1到60:1。
[0008]优选地，所述重掺杂硅衬底的掺杂浓度为大于lE18/cm3。
[0009]优选地，所述掺杂外延层的掺杂浓度为lE13/cm3到lE18/cm3，厚度为20-60微米。
[0010]优选地，所述沟槽的间距为I到5微米。
[0011]优选地，所述沟槽的开口为I到5微米。
[0012]优选地，所述沟槽的深度为10微米到60微米。
[0013]优选地，所述沟槽中填充有第二导电类型(N型或P型)的自掺杂多晶硅。
[0014]优选地，所述自掺杂多晶硅的电阻率为0.002-0.020 Ohm.cm。
[0015]优选地，所述沟槽上侧依次设置有图案化的介质层、金属层以及钝化层。
[0016]本发明的有益效果是:本发明提出一种新型的具有超深沟槽的瞬态电压抑制器结构，其通过超深沟槽刻蚀和掺杂多晶硅的填充，并经过高温推进形成一个立体的具有第二导电类型的扩散掺杂区域，与具有第一导电类型的晶圆掺杂硅衬底或掺杂外延层形成一个纵向结构的PN结。该纵向结构的PN结的结面积由侧面积和底面积所组成。而纵向结构的PN结的结面积可以通过沟槽刻蚀的深度来增加，因此这种具有纵向PN结的TVS 二极管结构可以在更小的芯片尺寸上承受更大的浪涌功率(千瓦级)或浪涌电流，这是平面PN结所无法实现的。这种新型的大功率TVS 二极管可以通过IEC 61000-4-2 (ESD),61000-4-4(EFT)和61000-4-5 (Surge)等多项国际电工委员会(IEC)标准，可以广泛的应用在通讯、安防、工业、电器电气设备的保护上。本发明的另外一个重要优势是能将器件尺寸减小，在当今的电子设备小型化的趋势下变得越来越重要。
【附图说明】
[0017]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中:
[0018]图1是瞬态电压抑制器二极管的工作示意图；
[0019]图2是现有的瞬态电压抑制器结构示意图；
[0020]图3是本发明利用超深沟槽制造大功率瞬态电压抑制器的器件结构示意图；
[0021]图4是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤一的示意图；
[0022]图5是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤一■的不意图；
[0023]图6是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤三的示意图；
[0024]图7是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤四的不意图；
[0025]图8是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤五的示意图；
[0026]图9是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤六的示意图；
[0027]图10是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤七的示意图；
[0028]图11是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤八的示意图；
[0029]图12是本发明利用超深沟槽制造大功率瞬态电压抑制器的制造方法的工艺流程步骤九的示意图。
【具体实施方式】
[0030]下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0031]如图3所示，其揭示的是本发明具有超深沟槽的瞬态电压抑制器结构的器件结构示意图。其中，标号10为具有第一导电类型(P型或N型)重掺杂硅衬底，标号11为第一导电类型(P型或N型)掺杂外延层，标号为12第二导电类型(N型或P型)自掺杂多晶娃(in-situ Doped Poly)，标号13为二氧化娃硬掩膜(Si02 Mask)，标号14为介质层(ILD)，标号15为金属层(Metal)，标号16为钝化层(Passivat1n)，标号17为超深沟槽(Ultra-deep Trench，简称 UDT)，标号 18 为 PN 结。
[0032]如图3所