个沟槽栅，本实用新型中，可以是其中一部分终端区沟槽结构4底部连接有所述P型掺杂结构，另一部分没有连接所述P型掺杂结构。本实施例中，优选为所有终端区沟槽结构4底部均连接有所述P型掺杂结构5，如图1所示，可以尽可能地提升终端区的耐压能力。
[0052]实施例二
[0053]本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一中，元胞区沟槽结构采用常规沟槽栅结构，而本实施例中，所述元胞区沟槽结构采用分裂栅结构。
[0054]请参阅图2，显示为本实施例中沟槽MOSFET结构的剖视图，包括N型重掺杂衬底I及形成于所述N型重掺杂衬底I上的N型轻掺杂外延层2 ;所述N型轻掺杂外延层2中形成有若干元胞区沟槽结构3及若干终端区沟槽结构4，其中:至少一个终端区沟槽结构4底部连接有P型掺杂结构5。
[0055]如图2所示，所述元胞区沟槽结构3为分裂栅，包括屏蔽栅33及形成于所述屏蔽栅33上方的控制栅34，所述屏蔽栅33与所述控制栅34之间通过绝缘层35隔离。另外，所述绝缘层35的一部分作为所述屏蔽栅33的沟槽氧化层(未标号)，一部分作为所述控制栅34的栅氧化层。
[0056]本实例中，沟槽MOSFET结构其余部分与实施例一基本相同，具体结构不再赘述。
[0057]由于而本实施例的沟槽MOSFET结构中，所述元胞区沟槽结构采用耐压能力更高的分裂栅结构，因此，沟槽MOSFET结构的整体耐压能力更高。
[0058]实施例三
[0059]本实用新型的沟槽MOSFET结构的一种利记博彩app如下，至少包括以下步骤:
[0060]首先请参阅图3，执行步骤S1:提供一 N型重掺杂衬底I，在所述N型重掺杂衬底I上外延第一 N型轻掺杂层21。
[0061]所述N型重掺杂衬底I作为沟槽MOSFET结构的漏区，所述N型轻掺杂外延层I作为沟槽MOSFET结构的漂移区的一部分。
[0062]然后请参阅图4及图5，执行步骤S2:进行P型离子注入，在所述第一 N轻掺杂层21上部形成至少一个P型掺杂结构5 ;所述P型掺杂结构5与未来形成终端区沟槽结构的位置相对应。
[0063]具体的，如图4所示，首先在所述第一 N型轻掺杂层21表面形成一掩膜层6，并在所述掩膜层6中形成至少一个开口 7，所述开口 7的位置与未来形成终端区沟槽结构的位置相对应。所述掩膜层6包括但不限于光刻胶，通过光刻、显影等常规半导体工艺在所述掩膜层6中形成所述开口 7。
[0064]如图5所示，然后进行P离子注入，由于所述开口 7周围被所述掩膜层6所阻挡，因此仅在所述开口 7区域的第一 N型轻掺杂层21上部形成所述P型掺杂结构5。本实施例中，进行P型离子注入后无需推阱。
[0065]需要指出的是，所述开口 7的位置与未来形成终端区沟槽结构的位置相对应，但并非所有未来形成终端区沟槽结构的位置均需要形成所述开口 7，即可以仅在部分未来形成终端区沟槽结构的位置形成所述开口 7，也可以在所有未来形成终端区沟槽结构的位置形成所述开口 7。
[0066]另外，所述开口 7的宽度优选为小于或等于所述终端区沟槽结构的宽度。
[0067]再请参阅图6及图1，执行步骤S3:在所述第一 N型轻掺杂层21表面外延第二 N型轻掺杂层22，并在所述第二 N型轻掺杂层22中形成若干元胞区沟槽结构3及终端区沟槽结构4，所述终端区沟槽结构4底部与所述P型掺杂结构5连接。
[0068]具体的，所述第一 N型轻掺杂层21与所述第二 N型轻掺杂层22的浓度可以相同，也可以不同。所述第一 N型轻掺杂层21与所述第二 N型轻掺杂层22共同作为N型轻掺杂外延层，作为沟槽MOSFET结构的漂移区。
[0069]具体的，如图6所示，首先在所述第二 N型轻掺杂层22中形成若干沟槽8 ;如图1所示，然后在位于终端区II的沟槽内依次沉积沟槽氧化层41及多晶硅层42，得到所述终端区沟槽结构4 ;所述沟槽氧化层41的厚度范围是2000?6000埃。
[0070]所述沟槽氧化层42采用厚氧化层，可以提高终端区的耐压能力。由于所述终端区沟槽结构4底部连接有P型掺杂结构5，所述P型掺杂结构5能够降低其所在区域的N型掺杂浓度，从而增大器件工作时终端区沟槽结构4表面的耗尽程度，有助于提升中压MOSFET ( > 150V)终端区的耐压能力。
[0071]由于所述开口 7的宽度小于或等于所述终端区沟槽结构4的宽度，相应的，所述P型掺杂结构5的宽度也小于或等于所述终端区沟槽结构4的宽度，图1显示的为所述P型掺杂结构5的宽度略小于所述终端区4的宽度的情形。
[0072]此外，图1中显示的为所述元胞区沟槽结构3为普通沟槽栅的情形，包括形成于沟槽内表面的栅氧化层31及填充于沟槽内的多晶硅层32。当然，所述元胞区沟槽结构3也可以采用其它形式，如为分裂栅，如图2所示，所述元胞区沟槽结构3包括屏蔽栅33及形成于所述屏蔽栅33上方的控制栅34，所述屏蔽栅33与所述控制栅34之间通过绝缘层35隔离。普通沟槽栅及分裂栅的利记博彩app为本领域技术人员所熟知，此处不再赘述。
[0073]形成所述元胞区沟槽结构3及终端区沟槽结构4之后，采用常规工艺继续制作沟槽MOSFET结构的沟道区、源区、栅极金属线、源极金属线等，得到最终的沟槽MOSFET结构。当然，上述步骤的顺序可根据实际需要进行灵活调整，此处不应过分限制本实用新型的保护范围。
[0074]本实施例中，制作本实用新型的沟槽MOSFET结构的方法与CMOS工艺兼容，工艺步骤简单易行，可以制作出性能优异的耐高压沟槽MOSFET结构。
[0075]综上所述，本实用新型的沟槽MOSFET结构，具有以下有益效果:(1)本实用新型通过在终端区沟槽结构底部形成P型掺杂结构，所述P型掺杂结构能够降低其所在区域的N型掺杂浓度，从而增大器件工作时该区域的耗尽程度，有助于提升中压MOSFET( > 150V)终端区的耐压能力；(2)终端区沟槽结构的沟槽氧化层采用厚氧化层(2000?6000埃)，可以进一步提高终端区耐压能力；(3)元胞区沟槽结构既可采用常规的沟槽栅结构，也可以采用耐压能力更高的分裂栅结构，从而满足不同的性能要求。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0076]上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
【主权项】
1.一种沟槽MOSFET结构，包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其特征在于:至少一个终端区沟槽结构底部连接有P型掺杂结构。
2.根据权利要求1所述的沟槽MOSFET结构，其特征在于:所有终端区沟槽结构底部均连接有P型掺杂结构。
3.根据权利要求1所述的沟槽MOSFET结构，其特征在于:所述终端区沟槽结构包括形成于沟槽内表面的沟槽氧化层及填充于沟槽内的多晶硅层。
4.根据权利要求3所述的沟槽MOSFET结构，其特征在于:所述沟槽氧化层的厚度范围为2000?6000埃。
5.根据权利要求3所述的沟槽MOSFET结构，其特征在于:所述元胞区沟槽结构包括形成于沟槽内表面的栅氧化层及填充于沟槽内的多晶硅层。
6.根据权利要求3所述的沟槽MOSFET结构，其特征在于:所述元胞区沟槽结构为分裂栅，包括屏蔽栅及形成于所述屏蔽栅上方的控制栅，所述屏蔽栅与所述控制栅之间通过绝缘层隔离。
7.根据权利要求1所述的沟槽MOSFET结构，其特征在于:所述N型轻掺杂外延层包括第一 N型轻掺杂层及第二 N型轻掺杂层，其中，所述P型掺杂结构形成于所述第一 N型轻掺杂层中，从所述第一 N型轻掺杂层上表面往下延伸预设距离；所述终端区沟槽结构形成于所述第二 N型轻掺杂层中，从所述第二 N型轻掺杂层上表面往下延伸至所述第一 N型轻掺杂层上表面。
8.根据权利要求7所述的沟槽MOSFET结构，其特征在于:所述第一N型轻掺杂层的掺杂浓度大于或等于所述第二 N型轻掺杂层的掺杂浓度，或所述第一 N型轻掺杂层的掺杂浓度小于所述第二 N型轻掺杂层的掺杂浓度。
【专利摘要】本实用新型提供一种沟槽MOSFET结构，该结构包括N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；所述N型轻掺杂外延层中形成有若干元胞区沟槽结构及若干终端区沟槽结构，其中：至少一个终端区沟槽结构底部连接有P型掺杂结构。所述P型掺杂结构能够降低其所在区域的N型掺杂浓度，从而增大器件工作时该区域的耗尽程度，有助于提升中压MOSFET终端区的耐压能力。
【IPC分类】H01L29-78, H01L29-06
【公开号】CN204424263
【申请号】CN201520051846
【发明人】白玉明, 刘锋, 张海涛
【申请人】无锡同方微电子有限公司
【公开日】2015年6月24日
【申请日】2015年1月23日