闪存器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，特别涉及一种闪存器件的制造方法。
【背景技术】
[0002]在目前的半导体产业中，集成电路产品主要可分为三大类型:模拟电路、数字电路和数/模混合电路，其中，存储器件时数字电路中的一个重要类型。而在存储器件中，今年来快闪存储器(Flash Memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息;且具有集成度高、存储速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
[0003]闪存器件主要包括栅极叠层(StackGate)结构和分栅(Split Gate)结构，其中，分栅结构由于具有更高的编程效率，在擦写功能上可以避免过度擦写问题，因而被广泛运用在各类诸如智能卡、S頂卡、微控制器、手机登电子产品中。
[0004]但是，现有技术中的闪存器件的良率有待提尚。
【发明内容】
[0005]本发明解决的问题是提供一种闪存器件的制造方法，保证各闪存器件中具有良好且稳定的浮栅尖端形貌，提高半导体工艺制程中形成的闪存器件良率。
[0006]为解决上述问题，本发明提供一种闪存器件的制造方法，包括:提供基底、位于基底上的耦合氧化层、以及位于所述耦合氧化层上的浮栅层;在所述浮栅层上形成硬掩膜层；图形化所述硬掩膜层形成贯穿所述硬掩膜层厚度的开口；采用第一刻蚀工艺刻蚀去除位于所述开口下方的第一厚度的浮栅层，其中，依据进行所述第一刻蚀工艺前位于开口下方的浮栅层的初始厚度，确定所述第一刻蚀工艺的刻蚀时长，使得第一刻蚀工艺完成后位于所述开口下方的浮栅层的厚度为固定值;在进行所述第一刻蚀工艺之后，采用第二刻蚀工艺刻蚀去除第二厚度的浮栅层，且还刻蚀去除位于硬掩膜层下方的部分浮栅层，在所述浮栅层内形成浮栅尖端区域，其中，所述第二刻蚀工艺的刻蚀时长为固定时长;刻蚀去除所述硬掩膜层，露出所述浮栅层;刻蚀所述露出的浮栅层直至露出耦合氧化层，在所述浮栅尖端区域所在的位置形成浮栅尖端。
[0007]可选的，采用前反馈刻蚀系统进行所述第一刻蚀工艺;在进行所述第一刻蚀工艺之前，量测位于所述开口下方的浮栅层的初始厚度。
[0008]可选的，所述第二刻蚀工艺为各向同性的干法刻蚀工艺。
[0009]可选的，在形成所述硬掩膜层之前，在所述浮栅层上形成阻挡层，且所述阻挡层位于所述浮栅层与所述硬掩膜层之间，所述阻挡层的材料与所述硬掩膜层的材料不同，且所述阻挡层的材料与浮栅层的材料不同；所述开口底部露出所述阻挡层表面。
[0010]可选的，在进行所述第一刻蚀工艺之前，还包括步骤:去除所述开口底部露出的阻挡层，直至露出浮栅层表面。
[0011]可选的，所述阻挡层的材料为氧化硅;所述硬掩膜层的材料为氮化硅。
[0012]可选的，采用湿法刻蚀工艺刻蚀去除所述开口底部露出的阻挡层，其中，湿法刻蚀工艺采用的刻蚀液体为氢氟酸溶液。
[0013]可选的，在图形化所述硬掩膜层形成贯穿所述硬掩膜层的开口的工艺过程中，还刻蚀去除位于所述开口下方的部分厚度的浮栅层。
[0014]可选的，所述制造方法以lot为单位进行;在进行所述第一刻蚀工艺之后，各lot中位于开口下方的浮栅层的厚度均为固定值。
[0015]可选的，在所述第二刻蚀工艺之后、刻蚀所述硬掩膜层之前，还包括步骤:形成覆盖所述开口以及开口下方的浮栅层的第一侧墙膜;采用无掩膜刻蚀工艺刻蚀所述第一侧墙膜，形成覆盖所述开口侧壁以及浮栅尖端区域侧壁的第一侧墙，所述第一侧墙还位于部分浮栅层上;刻蚀去除相邻第一侧墙露出的浮栅层，暴露出浮栅层侧壁表面;形成覆盖浮栅层侧壁以及第一侧墙侧壁的第二侧墙;在相邻第二侧墙之间填充满源线层。
[0016]与现有技术相比，本发明的技术方案具有以下优点:
[0017]本发明提供的闪存器件的制造方法的技术方案中，在硬掩膜层内形成贯穿其厚度的开口之后，采用第一刻蚀工艺刻蚀去除位于开口下方的第一浮栅层，且第一刻蚀工艺的刻蚀时长依据第一刻蚀工艺前位于开口下方的浮栅层的初始厚度进行确定，因此保证第一刻蚀工艺完成后开口下方浮栅层的厚度为固定值;相应的在第一刻蚀工艺完成后各lot中的开口下方浮栅层的厚度为固定值即厚度相同。同时，本发明中在进行第二刻蚀工艺形成浮栅尖端的过程中，第二刻蚀工艺的刻蚀时长为固定值，且由于第二刻蚀工艺前开口下方浮栅层的厚度为固定值即相同，因此当第二刻蚀工艺的刻蚀时长为固定值时，在第二刻蚀工艺形成浮栅尖端区域后的开口下方浮栅层的厚度也将为固定值，也就是说，在第二刻蚀工艺完成后各lot中的开口下方浮栅层的厚度相同，满足了工艺需求。
[0018]此外，由于第二刻蚀工艺的刻蚀时长为固定时长，且在第二刻蚀工艺前浮栅层的厚度为固定值，因此经历所述第二刻蚀工艺形成的浮栅尖端区域的高度和弧度也将具有稳定的状态，相应的在浮栅尖端区域所在的位置形成的浮栅尖端形貌差异性小，因此各lot中的浮栅尖端均具有良好的形貌，避免出现某一个或某一些lot中浮栅尖端过高过尖锐的问题，还避免出现某一个或某一些lot中浮栅尖端过低过钝的问题，从而提高制造的闪存器件的良率。
[0019]进一步，在刻蚀形成开口的工艺过程中，所述阻挡层对浮栅层起到了阻挡作用，使得同一片wafer中开口下方的浮栅层免受刻蚀损伤，因此同一片wafer中开口下方的浮栅层的厚度一致性好，从而提高形成的具有浮栅尖端的浮栅层的形貌，例如具有浮栅尖端的浮栅层的厚度均匀性好。
【附图说明】
[0020]图1至图5为一种形成闪存器件过程的剖面结构示意图；
[0021]图6至图12为本发明一实施例提供的形成闪存器件过程的剖面结构示意图；
[0022]图13至图17为本发明另一实施例提供的形成闪存器件过程的剖面结构示意图。
【具体实施方式】
[0023]由【背景技术】可知，现有技术形成的闪存器件的良率有待提高。
[0024]图1至图5为一种形成闪存器件过程的剖面结构示意图。
[0025]参考图1，提供基底11、位于基底11上的耦合氧化(CouplingOxide)层12、位于耦合氧化层12上的浮栅层13、以及位于浮栅13上的硬掩膜层14;
[0026]参考图2，图形化所述硬掩膜层14形成贯穿所述硬掩膜层14的开口15。
[0027]参考图3，以所述图形化后的硬掩膜层14为掩膜，采用第一刻蚀工艺沿所述开口15刻蚀去除第一厚度的浮栅层13。
[0028]半导体工艺制程中通常以lot为一个单元来进行，在刻蚀去除第一厚度的浮栅层13的工艺过程中，每一个lot进行的第一刻蚀工艺时长为固定时长，各lot进行的第一刻蚀工艺时长相等，因此各lot中去除的第一厚度为固定值。
[0029]接着，参考图4，对剩余浮栅层13进行第二刻蚀工艺，刻蚀去除第二厚度的浮栅层13，且所述第二刻蚀工艺由于具有各向同性特征还刻蚀位于图形化后的硬掩膜层14下方的部分浮栅层13，使得刻蚀后的浮栅层13具有浮栅尖端(Floating Gate Tip)区域10。
[0030]后续的工艺步骤还包括，如图4及图5所示，刻蚀去除所述硬掩膜层14且还刻蚀位于硬掩膜层14下方的浮栅层13，在浮栅尖端区域10(参考图4)所在的位置形成浮栅尖端20;且将所述浮栅层13进行刻蚀处理，形成分立的具有浮栅尖端20的浮栅23，其中，所述浮栅尖端20的形貌由浮栅尖端区域1的形貌确定。
[0031]如图5所示，后续的工艺步骤还包括，在靠近浮栅尖端20的一侧形成字线层15;形成覆盖浮栅23顶部和侧壁的浮栅侧墙14;形成填充满相邻浮栅侧墙14之间区域的源线层16;其中，所述字线层15与所述源线层16分别位于浮栅23相对的两侧，且所述字线层15与所述浮栅23之间形成有隧穿介质层17，且所述浮栅23中的浮栅尖端20靠近所述字线层15。所述浮栅尖端1的形貌(prof i I e)与闪存器件的性能有关。
[0032]具体的，浮栅尖端20的形貌决定了闪存器件在擦除时F-N(Fowler-Nordheim)隧穿电流的大小，过钝且低的尖端会使电场强度过低，从而出现闪存器件擦除电流过小，导致擦除时间过长的情况;相应的过尖且高的尖端高端会使闪存编程效率降低，也不利于闪存器件的运行。
[0033]为了使第二刻蚀工艺后位于开口下方浮栅层13的厚度固定，采用前反馈刻蚀系统(feed forward system)进行所述第二刻蚀工艺。具体的，在进行第二刻蚀工艺之前量测不同lot中浮栅层13的厚度，并且依据量测到的浮栅层13的厚度确定第二刻蚀工艺的工艺时长，保证最后第二刻蚀工艺后浮栅层13的厚度为固定值。
[0034]然而，上述方法形成的浮栅尖端区域10的形貌不稳定，继而导致形成的浮栅23中的浮栅尖端20的形貌不稳定，不同lot中的浮栅尖端20的高度以及弧度出现较大的差异性。进一