超高纵横比接触件的利记博彩app
【技术领域】
[0001]本发明涉及半导体装置的领域。更特定来说，本发明涉及半导体装置中的深沟槽结构。
【背景技术】
[0002]半导体装置具有从顶表面到埋层下方的衬底的电气连接。所述电气连接不期望地需要显著的空间及额外光刻处理步骤，显著的空间及额外光刻处理步骤两者不利地增加半导体装置的制造成本及复杂性。
【发明内容】
[0003]以下内容呈现简化
【发明内容】
以便提供对本发明的一或多个方面的基本理解。此
【发明内容】
并非为本发明的广泛概述，且不希望识别本发明的关键或临界元件，也不希望勾画其范围。事实上，
【发明内容】
的主要目的是以简化形式提出本发明的一些概念作为稍后呈现的更详细描述的序言。
[0004]半导体装置形成于包括半导体的衬底上。深沟槽形成于所述衬底中且电介质衬层形成于所述深沟槽的侧壁及底部上。接触开口通过所述电介质衬层在所述深沟槽的底部处形成以使所述衬底暴露。导电材料形成于所述深沟槽中以通过所述接触开口将超高纵横比接触件提供到所述衬底。
【附图说明】
[0005]图1为含有超高纵横比接触件的实例半导体装置的横截面。
[0006]图2A到图2H为以连续的制造阶段描绘的图1的半导体装置的横截面。
[0007]图3为含有超高纵横比接触件的另一实例半导体装置的横截面。
[0008]图4为含有超高纵横比接触件的实例半导体装置的横截面。
【具体实施方式】
[0009]涉及以下共同待决的专利申请案且其据此以引用方式并入:第14/555,209号美国专利申请案(德州仪器案件号(Texas Instruments docket number)TI_72532)、第14/555，300号美国专利申请案(德州仪器案件号T1-72572)及第14/555,330号美国专利申请案(德州仪器案件号ΤΙ-72683)，所有所述专利申请案与此申请案同时申请。
[0010]参考附图描述本发明。图并非为按比例绘制的，且提供所述图以仅说明本发明。下文参考用于说明的实例应用描述本发明的若干方面。应理解，陈述数个特定细节、关系及方法以提供对本发明的理解。然而，相关领域的技术人员将容易地认识到，可无需使用特定细节中的一或多者或使用其它方法来实践本发明。在其它情况下，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明并非由所说明的动作或事件的次序限制，此是由于一些动作可以不同次序及/或与其它动作或事件同时发生。此外，并非需要所有说明的动作或事件来实施根据本发明的方法。
[0011]图1为含有超高纵横比接触件的实例半导体装置的横截面。半导体装置100形成于包括基层104的衬底102上。基层104可为(例如)p型块状硅或块状硅之上的P型外延硅。η型埋层106可在衬底102中安置于基层104之上。P型上层108可在衬底102中安置在埋层106上方且延伸到衬底102的顶表面110。埋层106的顶表面112可在衬底102的顶表面110下方5微米到15微米处，且埋层106的底表面114可在埋层106的顶表面112下方的5微米到15微米处。埋层106可实质上跨越如图1中描绘的半导体装置100延伸或可为局部埋层106。
[0012]超高纵横比接触件116安置于衬底102中。超高纵横比接触件116包含在衬底102中延伸至少10微米深的深沟槽118。深沟槽118穿过埋层106延伸且延伸到基层104中。深沟槽118在接近衬底102的顶表面110处可具有1.5微米到5微米的宽度120。电介质衬层122安置在深沟槽118的侧壁上。电介质衬层122可具有250纳米到750纳米的厚度。在当前实例中，电介质衬层122包含侧壁上的第一电介质子层124及第一电介质子层124上的第二电介质子层126。第一电介质子层124可为(例如)200纳米到300纳米厚的一层热氧化物124。第二电介质子层126可为(例如)300纳米到500纳米的所沉积二氧化硅。
[0013]在接触开口128中于深沟槽118的底部处移除电介质衬层122，其使衬底102暴露。接触开口 128具有200纳米到I微米的宽度130。经掺杂的接触区域132可在接触开口 128之下任选地安置在衬底102中。使用与基层104相同的极性的掺杂剂来掺杂经掺杂的接触区域132，且可具有大于I X 119Cnf3的平均掺杂密度。导电的深沟槽接触材料134安置在电介质衬层122上的超高纵横比接触件116中，从而通过接触开口 128延伸且通过经掺杂的接触区域132(如果存在)电气连接到衬底102。深沟槽接触材料134可主要为多晶硅(称为多晶硅)或可为其它导电材料，例如一层钛及/或一层氮化钛及钨或铝的填充层。超高纵横比接触件116可具有大于20的纵横比(S卩，深沟槽118的深度与宽度120的比率)。与其它深接触件相比，超高纵横比接触件116有利地消耗半导体装置100的更小面积。
[0014]在当前实例中，超高纵横比接触件116具有如图1中描绘的闭合回路配置，使得由超高纵横比接触件116将上层108的部分136与剩余上层108电气隔离。在当前实例的另一版本中，超高纵横比接触件116可具有线性配置而非闭合回路配置。在当前实例的替代版本中，半导体装置100可形成于具有P型埋层106及η型上层108的η型基层104上。
[0015]图2Α到图2Η为以连续的制造阶段描绘的图1的半导体装置的横截面。参看图2Α，埋层106及上层108形成于基层104上。可通过将η型掺杂剂植入到P型基层104中来形成埋层106，继之以热驱动退火及随后外延过程以生长P型上层108，使得通过所植入的η型掺杂剂的扩散及激活形成埋层106。
[0016](例如)通过热氧化在衬底的顶表面110处形成一层垫氧化物138。垫氧化物138的层可包含5纳米到30纳米的二氧化硅。垫氮化物140的层(例如)通过使用氨及硅烷的低压化学气相沉积(LPCVD)形成于垫氧化物138的层上。垫氮化物140的层可包含100纳米到300纳米的氮化硅。硬掩模氧化物142的层(例如)通过使用原硅酸四乙酯(也称为四乙氧基硅烷(TEOS))或使用高密度等离子(HDP)过程的等离子增强化学气相沉积(PECVD)形成于垫氮化物140的层之上。硬掩模氧化物142的层可包含500纳米到2微米的二氧化硅。垫氮化物140的层提供用于随后蚀刻硬掩模氧化物142的层的蚀刻终止层。
[0017]沟槽掩模144形成于硬掩模氧化物142的层之上以便暴露图1的超高纵横比接触件116的区。沟槽掩模144可包含由光刻过程形成的光致抗蚀剂且可进一步包含硬掩模层及/或减反射层。
[0018]参看图2B，硬掩模蚀刻过程从由沟槽掩模144暴露的区中的硬掩模氧化物142的层移除材料。随后，终止层蚀刻过程移除由沟槽掩模144暴露的区中的垫氮化物140的层及垫氧化物138的层。通过硬掩模蚀刻过程可明显侵蚀沟槽掩模144。
[0019]参看图2C，沟槽蚀刻过程从由硬掩模氧化物142的层暴露的区中的衬底102移除材料以形成延伸到埋层106的底表面下方的深沟槽118。深沟槽118在所述衬底102中可为(例如)25微米到35微米深。通过沟槽蚀刻过程侵蚀或实质上移除图2B的沟槽掩模144，如图2C中所描绘。通过沟槽蚀刻过程还可侵蚀硬掩模氧化物142的层的部分。在深沟槽118形成之后移除任何剩余沟槽