一种FinFET器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。
技术背景
[0002]随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
[0003]沟道穿通效应(Channel punch-through effect)是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。当沟道穿通，就使源/漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相并联的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下，即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道宽度的进一步减小，其对器件特性的影响也越来越显著。
[0004]在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。同时，杂质的分布难以控制，很难准确的在沟道底部形成超陡倒阱，而是会在沟道中引入杂质和缺陷，影响器件的亚阈值特性。因此，亟需对现有工艺进行改进，解决这一问题。
【发明内容】
[0005]本发明旨在提供一种FinFET器件及其制造方法，抑制穿通电流，同时不影响器件的其他参数。
[0006]为解决该技术问题，本发明提供了一种FinFET器件制造方法，该方法包括:
[0007]a.提供衬底，其上具有鳍片；
[0008]b.在所述鳍片两侧的衬底上形成第一浅沟槽隔离；
[0009]c.形成栅极结构覆盖所述鳍片的中部；
[0010]d.在所述栅极结构两侧的第一浅沟槽隔离上方形成第二浅沟槽隔离；
[0011]e.在所述鳍片两端分别形成源区、漏区。
[0012]其中，在步骤c之前，还包括步骤f:在与第一浅沟槽隔离相邻的鳍片中形成穿通阻挡层；形成所述穿通阻挡层的方法为侧向散射。
[0013]其中，所述第一浅沟槽隔离的厚度大于等于40nm。
[0014]其中，所述第二浅沟槽隔离的厚度为10?40nm。
[0015]其中，所述鳍片被栅极结构覆盖的区域形成器件的沟道区。
[0016]其中，在步骤c中，所述栅极结构可以为伪栅叠层。
[0017]相应的，本发明还提供了一种FinFET器件，包括:
[0018]衬底；
[0019]鳍片，位于所述衬底上方；
[0020]第一浅沟槽隔离，位于所述鳍片两侧的衬底上；
[0021]栅极结构，位于所述第一浅沟槽隔离上方，包裹所述鳍片；
[0022]第二浅沟槽隔离，位于所述栅极叠层两侧的第一浅沟槽隔离上方；
[0023]源区、漏区，分别位于栅极叠层两侧的鳍片两端。
[0024]其中，所述第一浅沟槽隔离的厚度大于等于40nm。
[0025]其中，所述第二浅沟槽隔离的厚度为10?40nm。
[0026]其中，所述鳍片被栅极结构覆盖的区域形成器件的沟道区。
[0027]本发明提供的FinFET器件，通过在栅极两侧的浅沟槽隔离结构上方再形成一层浅沟槽隔离的方法，减小了源漏区的有效高度，使得源漏诸如完成之后，形成的源漏PN结结深减小，PTSL发生的位置处于栅控之下，能够很有效的抑制器件的穿通电流。与现有技术相比，本发明不需要进行离子注入就可以很好的抑制PTSL，器件性能优越，且不增加工艺复杂度。
【附图说明】
[0028]图1和图8示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。
[0029]图2、图3、图4、图5、图6和图7示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图。
【具体实施方式】
[0030]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0031]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0032]本发明提供了一种FinFET器件，包括:衬底100 ;鳍片200，位于所述衬底100上方；第一浅沟槽隔离300，位于所述鳍片200两侧的衬底100上；栅极结构400，位于所述第一浅沟槽隔离300上方，包裹所述鳍片200 ;第二浅沟槽隔离310，位于所述栅极叠层400两侧的第一浅沟槽隔离300上方；源区、漏区，分别位于栅极叠层400两侧的鳍片200两端。
[0033]其中，所述第一浅沟槽隔离300的厚度大于等于40nm ;所述第二浅沟槽隔离310的厚度为10?40nm ;所述鳍片200被栅极结构400覆盖的区域为器件的沟道区。
[0034]沟道穿通电流是由于场效应晶体管的源结与漏结的耗尽区相连通而产生的，究其源头，是由于沟道下方的区域栅控能力很弱，无法对该区域的载流子产生有效控制，形成较大的漏电流。因此，本发明从这一点出发，通过在栅极两侧的浅沟槽隔离结构上方再形成一层浅沟槽隔离的方法，减小了源漏区的有效高度，使得源漏诸如完成之后，形成的源漏PN结结深减小，PTSL发生的位置处于栅控之下，能够很有效的抑制器件的穿通电流。与现有技术相比，本发明不需要进行离子注入就可以很好的抑制PTSL，器件性能优越，且不增加工艺复杂度。
[0035]相应的，本发明还提供了一种FinFET制造方法，该方法包括以下步骤:
[0036]a.提供衬底100和鳍片200 ；
[0037]b.在所述鳍片200两侧的衬底100上形成第一浅沟槽隔离300 ；
[0038]c.形成栅极结构400覆盖所述鳍片200的中部；
[0039]d.在所述栅极结构400两侧的第一浅沟槽隔离300上方形成第二浅沟槽隔离310 ；
[0040]e.在所述鳍片200两端的部分分别形成源区、漏区。
[0041]其中，在步骤c之前，还包括步骤f:在与第一浅沟槽隔离300相邻的鳍片200中形成穿通阻挡层220 ;形成所述穿通阻挡层的方法为侧向散射。
[0042]其中，所述第一浅沟槽隔离300的厚度大于等于40nm。
[0043]其中，所述第二浅沟槽隔离310的厚度为10?40nm。
[0044]其中，所述鳍片200被栅极结构400覆盖的区域为器件的沟道区。
[0045]其中，在步骤c中，所述栅极结构400可以为伪栅叠层；所述伪栅叠层在层间介质层形成之后用栅极结构替换。
[0046]以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0047]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0048]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
[0049]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或II1-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
[0050]参见图1，使出了本发明中的第一衬底100。所述第一衬底材料为半导体材料，可以是5圭，错，神化嫁等，优选的，在本实施例中，所用衬底为5圭衬底。
[0051]接下来，经过投影，曝光，显影，刻蚀等常规工艺对所述衬底进行刻蚀，形成鳍片200，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。如图2所示，在鳍片(200)刻蚀完成之后，作为硬掩膜的掩膜板(210)暂不去除，便于在后续工艺中可重复使用。
[0052]接下来，对所述半导体结构进行浅沟槽隔离，